/*****************************************************************************
 * File : processing_system7_vip_v1_0_7_reg_params.v
 *
 * Date : 2012-11
 *
 * Description : Parameters for Register Address and Default values.
 *
 *****************************************************************************/

// Register default value info for chip pele_ps
// This code was auto-generated by xregdb.py ver. 0.68, Thu Jul 12 10:32:25 2012
// 54 modules, 2532 registers.


// ************************************************************
//   Module afi0 AFI
//   doc version: 1.1
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter afi0__AFI_RDCHAN_CTRL = 32'hF8008000;
parameter val_afi0__AFI_RDCHAN_CTRL = 32'h00000000;
parameter mask_afi0__AFI_RDCHAN_CTRL = 32'hFFFFFFFF;

parameter afi0__AFI_RDCHAN_ISSUINGCAP = 32'hF8008004;
parameter val_afi0__AFI_RDCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi0__AFI_RDCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi0__AFI_RDQOS = 32'hF8008008;
parameter val_afi0__AFI_RDQOS = 32'h00000000;
parameter mask_afi0__AFI_RDQOS = 32'hFFFFFFFF;

parameter afi0__AFI_RDDATAFIFO_LEVEL = 32'hF800800C;
parameter val_afi0__AFI_RDDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi0__AFI_RDDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi0__AFI_RDDEBUG = 32'hF8008010;
parameter val_afi0__AFI_RDDEBUG = 32'h00000000;
parameter mask_afi0__AFI_RDDEBUG = 32'hFFFFFFFF;

parameter afi0__AFI_WRCHAN_CTRL = 32'hF8008014;
parameter val_afi0__AFI_WRCHAN_CTRL = 32'h00000F00;
parameter mask_afi0__AFI_WRCHAN_CTRL = 32'hFFFFFFFF;

parameter afi0__AFI_WRCHAN_ISSUINGCAP = 32'hF8008018;
parameter val_afi0__AFI_WRCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi0__AFI_WRCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi0__AFI_WRQOS = 32'hF800801C;
parameter val_afi0__AFI_WRQOS = 32'h00000000;
parameter mask_afi0__AFI_WRQOS = 32'hFFFFFFFF;

parameter afi0__AFI_WRDATAFIFO_LEVEL = 32'hF8008020;
parameter val_afi0__AFI_WRDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi0__AFI_WRDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi0__AFI_WRDEBUG = 32'hF8008024;
parameter val_afi0__AFI_WRDEBUG = 32'h00000000;
parameter mask_afi0__AFI_WRDEBUG = 32'hFFFFFFFF;


// ************************************************************
//   Module afi1 AFI
//   doc version: 1.1
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter afi1__AFI_RDCHAN_CTRL = 32'hF8009000;
parameter val_afi1__AFI_RDCHAN_CTRL = 32'h00000000;
parameter mask_afi1__AFI_RDCHAN_CTRL = 32'hFFFFFFFF;

parameter afi1__AFI_RDCHAN_ISSUINGCAP = 32'hF8009004;
parameter val_afi1__AFI_RDCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi1__AFI_RDCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi1__AFI_RDQOS = 32'hF8009008;
parameter val_afi1__AFI_RDQOS = 32'h00000000;
parameter mask_afi1__AFI_RDQOS = 32'hFFFFFFFF;

parameter afi1__AFI_RDDATAFIFO_LEVEL = 32'hF800900C;
parameter val_afi1__AFI_RDDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi1__AFI_RDDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi1__AFI_RDDEBUG = 32'hF8009010;
parameter val_afi1__AFI_RDDEBUG = 32'h00000000;
parameter mask_afi1__AFI_RDDEBUG = 32'hFFFFFFFF;

parameter afi1__AFI_WRCHAN_CTRL = 32'hF8009014;
parameter val_afi1__AFI_WRCHAN_CTRL = 32'h00000F00;
parameter mask_afi1__AFI_WRCHAN_CTRL = 32'hFFFFFFFF;

parameter afi1__AFI_WRCHAN_ISSUINGCAP = 32'hF8009018;
parameter val_afi1__AFI_WRCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi1__AFI_WRCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi1__AFI_WRQOS = 32'hF800901C;
parameter val_afi1__AFI_WRQOS = 32'h00000000;
parameter mask_afi1__AFI_WRQOS = 32'hFFFFFFFF;

parameter afi1__AFI_WRDATAFIFO_LEVEL = 32'hF8009020;
parameter val_afi1__AFI_WRDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi1__AFI_WRDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi1__AFI_WRDEBUG = 32'hF8009024;
parameter val_afi1__AFI_WRDEBUG = 32'h00000000;
parameter mask_afi1__AFI_WRDEBUG = 32'hFFFFFFFF;


// ************************************************************
//   Module afi2 AFI
//   doc version: 1.1
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter afi2__AFI_RDCHAN_CTRL = 32'hF800A000;
parameter val_afi2__AFI_RDCHAN_CTRL = 32'h00000000;
parameter mask_afi2__AFI_RDCHAN_CTRL = 32'hFFFFFFFF;

parameter afi2__AFI_RDCHAN_ISSUINGCAP = 32'hF800A004;
parameter val_afi2__AFI_RDCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi2__AFI_RDCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi2__AFI_RDQOS = 32'hF800A008;
parameter val_afi2__AFI_RDQOS = 32'h00000000;
parameter mask_afi2__AFI_RDQOS = 32'hFFFFFFFF;

parameter afi2__AFI_RDDATAFIFO_LEVEL = 32'hF800A00C;
parameter val_afi2__AFI_RDDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi2__AFI_RDDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi2__AFI_RDDEBUG = 32'hF800A010;
parameter val_afi2__AFI_RDDEBUG = 32'h00000000;
parameter mask_afi2__AFI_RDDEBUG = 32'hFFFFFFFF;

parameter afi2__AFI_WRCHAN_CTRL = 32'hF800A014;
parameter val_afi2__AFI_WRCHAN_CTRL = 32'h00000F00;
parameter mask_afi2__AFI_WRCHAN_CTRL = 32'hFFFFFFFF;

parameter afi2__AFI_WRCHAN_ISSUINGCAP = 32'hF800A018;
parameter val_afi2__AFI_WRCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi2__AFI_WRCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi2__AFI_WRQOS = 32'hF800A01C;
parameter val_afi2__AFI_WRQOS = 32'h00000000;
parameter mask_afi2__AFI_WRQOS = 32'hFFFFFFFF;

parameter afi2__AFI_WRDATAFIFO_LEVEL = 32'hF800A020;
parameter val_afi2__AFI_WRDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi2__AFI_WRDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi2__AFI_WRDEBUG = 32'hF800A024;
parameter val_afi2__AFI_WRDEBUG = 32'h00000000;
parameter mask_afi2__AFI_WRDEBUG = 32'hFFFFFFFF;


// ************************************************************
//   Module afi3 AFI
//   doc version: 1.1
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter afi3__AFI_RDCHAN_CTRL = 32'hF800B000;
parameter val_afi3__AFI_RDCHAN_CTRL = 32'h00000000;
parameter mask_afi3__AFI_RDCHAN_CTRL = 32'hFFFFFFFF;

parameter afi3__AFI_RDCHAN_ISSUINGCAP = 32'hF800B004;
parameter val_afi3__AFI_RDCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi3__AFI_RDCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi3__AFI_RDQOS = 32'hF800B008;
parameter val_afi3__AFI_RDQOS = 32'h00000000;
parameter mask_afi3__AFI_RDQOS = 32'hFFFFFFFF;

parameter afi3__AFI_RDDATAFIFO_LEVEL = 32'hF800B00C;
parameter val_afi3__AFI_RDDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi3__AFI_RDDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi3__AFI_RDDEBUG = 32'hF800B010;
parameter val_afi3__AFI_RDDEBUG = 32'h00000000;
parameter mask_afi3__AFI_RDDEBUG = 32'hFFFFFFFF;

parameter afi3__AFI_WRCHAN_CTRL = 32'hF800B014;
parameter val_afi3__AFI_WRCHAN_CTRL = 32'h00000F00;
parameter mask_afi3__AFI_WRCHAN_CTRL = 32'hFFFFFFFF;

parameter afi3__AFI_WRCHAN_ISSUINGCAP = 32'hF800B018;
parameter val_afi3__AFI_WRCHAN_ISSUINGCAP = 32'h00000007;
parameter mask_afi3__AFI_WRCHAN_ISSUINGCAP = 32'hFFFFFFFF;

parameter afi3__AFI_WRQOS = 32'hF800B01C;
parameter val_afi3__AFI_WRQOS = 32'h00000000;
parameter mask_afi3__AFI_WRQOS = 32'hFFFFFFFF;

parameter afi3__AFI_WRDATAFIFO_LEVEL = 32'hF800B020;
parameter val_afi3__AFI_WRDATAFIFO_LEVEL = 32'h00000000;
parameter mask_afi3__AFI_WRDATAFIFO_LEVEL = 32'hFFFFFFFF;

parameter afi3__AFI_WRDEBUG = 32'hF800B024;
parameter val_afi3__AFI_WRDEBUG = 32'h00000000;
parameter mask_afi3__AFI_WRDEBUG = 32'hFFFFFFFF;


// ************************************************************
//   Module can0 can
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter can0__SRR = 32'hE0008000;
parameter val_can0__SRR = 32'h00000000;
parameter mask_can0__SRR = 32'hFFFFFFFF;

parameter can0__MSR = 32'hE0008004;
parameter val_can0__MSR = 32'h00000000;
parameter mask_can0__MSR = 32'hFFFFFFFF;

parameter can0__BRPR = 32'hE0008008;
parameter val_can0__BRPR = 32'h00000000;
parameter mask_can0__BRPR = 32'hFFFFFFFF;

parameter can0__BTR = 32'hE000800C;
parameter val_can0__BTR = 32'h00000000;
parameter mask_can0__BTR = 32'hFFFFFFFF;

parameter can0__ECR = 32'hE0008010;
parameter val_can0__ECR = 32'h00000000;
parameter mask_can0__ECR = 32'hFFFFFFFF;

parameter can0__ESR = 32'hE0008014;
parameter val_can0__ESR = 32'h00000000;
parameter mask_can0__ESR = 32'hFFFFFFFF;

parameter can0__SR = 32'hE0008018;
parameter val_can0__SR = 32'h00000001;
parameter mask_can0__SR = 32'hFFFFFFFF;

parameter can0__ISR = 32'hE000801C;
parameter val_can0__ISR = 32'h00006000;
parameter mask_can0__ISR = 32'hFFFFFFFF;

parameter can0__IER = 32'hE0008020;
parameter val_can0__IER = 32'h00000000;
parameter mask_can0__IER = 32'hFFFFFFFF;

parameter can0__ICR = 32'hE0008024;
parameter val_can0__ICR = 32'h00000000;
parameter mask_can0__ICR = 32'hFFFFFFFF;

parameter can0__TCR = 32'hE0008028;
parameter val_can0__TCR = 32'h00000000;
parameter mask_can0__TCR = 32'hFFFFFFFF;

parameter can0__WIR = 32'hE000802C;
parameter val_can0__WIR = 32'h00003F3F;
parameter mask_can0__WIR = 32'hFFFFFFFF;

parameter can0__TXFIFO_ID = 32'hE0008030;
parameter val_can0__TXFIFO_ID = 32'h00000000;
parameter mask_can0__TXFIFO_ID = 32'hFFFFFFFF;

parameter can0__TXFIFO_DLC = 32'hE0008034;
parameter val_can0__TXFIFO_DLC = 32'h00000000;
parameter mask_can0__TXFIFO_DLC = 32'hFFFFFFFF;

parameter can0__TXFIFO_DATA1 = 32'hE0008038;
parameter val_can0__TXFIFO_DATA1 = 32'h00000000;
parameter mask_can0__TXFIFO_DATA1 = 32'hFFFFFFFF;

parameter can0__TXFIFO_DATA2 = 32'hE000803C;
parameter val_can0__TXFIFO_DATA2 = 32'h00000000;
parameter mask_can0__TXFIFO_DATA2 = 32'hFFFFFFFF;

parameter can0__TXHPB_ID = 32'hE0008040;
parameter val_can0__TXHPB_ID = 32'h00000000;
parameter mask_can0__TXHPB_ID = 32'hFFFFFFFF;

parameter can0__TXHPB_DLC = 32'hE0008044;
parameter val_can0__TXHPB_DLC = 32'h00000000;
parameter mask_can0__TXHPB_DLC = 32'hFFFFFFFF;

parameter can0__TXHPB_DATA1 = 32'hE0008048;
parameter val_can0__TXHPB_DATA1 = 32'h00000000;
parameter mask_can0__TXHPB_DATA1 = 32'hFFFFFFFF;

parameter can0__TXHPB_DATA2 = 32'hE000804C;
parameter val_can0__TXHPB_DATA2 = 32'h00000000;
parameter mask_can0__TXHPB_DATA2 = 32'hFFFFFFFF;

parameter can0__RXFIFO_ID = 32'hE0008050;
parameter val_can0__RXFIFO_ID = 32'h00000000;
parameter mask_can0__RXFIFO_ID = 32'h00000000;

parameter can0__RXFIFO_DLC = 32'hE0008054;
parameter val_can0__RXFIFO_DLC = 32'h00000000;
parameter mask_can0__RXFIFO_DLC = 32'h00000000;

parameter can0__RXFIFO_DATA1 = 32'hE0008058;
parameter val_can0__RXFIFO_DATA1 = 32'h00000000;
parameter mask_can0__RXFIFO_DATA1 = 32'h00000000;

parameter can0__RXFIFO_DATA2 = 32'hE000805C;
parameter val_can0__RXFIFO_DATA2 = 32'h00000000;
parameter mask_can0__RXFIFO_DATA2 = 32'h00000000;

parameter can0__AFR = 32'hE0008060;
parameter val_can0__AFR = 32'h00000000;
parameter mask_can0__AFR = 32'hFFFFFFFF;

parameter can0__AFMR1 = 32'hE0008064;
parameter val_can0__AFMR1 = 32'h00000000;
parameter mask_can0__AFMR1 = 32'h00000000;

parameter can0__AFIR1 = 32'hE0008068;
parameter val_can0__AFIR1 = 32'h00000000;
parameter mask_can0__AFIR1 = 32'h00000000;

parameter can0__AFMR2 = 32'hE000806C;
parameter val_can0__AFMR2 = 32'h00000000;
parameter mask_can0__AFMR2 = 32'h00000000;

parameter can0__AFIR2 = 32'hE0008070;
parameter val_can0__AFIR2 = 32'h00000000;
parameter mask_can0__AFIR2 = 32'h00000000;

parameter can0__AFMR3 = 32'hE0008074;
parameter val_can0__AFMR3 = 32'h00000000;
parameter mask_can0__AFMR3 = 32'h00000000;

parameter can0__AFIR3 = 32'hE0008078;
parameter val_can0__AFIR3 = 32'h00000000;
parameter mask_can0__AFIR3 = 32'h00000000;

parameter can0__AFMR4 = 32'hE000807C;
parameter val_can0__AFMR4 = 32'h00000000;
parameter mask_can0__AFMR4 = 32'h00000000;

parameter can0__AFIR4 = 32'hE0008080;
parameter val_can0__AFIR4 = 32'h00000000;
parameter mask_can0__AFIR4 = 32'h00000000;


// ************************************************************
//   Module can1 can
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter can1__SRR = 32'hE0009000;
parameter val_can1__SRR = 32'h00000000;
parameter mask_can1__SRR = 32'hFFFFFFFF;

parameter can1__MSR = 32'hE0009004;
parameter val_can1__MSR = 32'h00000000;
parameter mask_can1__MSR = 32'hFFFFFFFF;

parameter can1__BRPR = 32'hE0009008;
parameter val_can1__BRPR = 32'h00000000;
parameter mask_can1__BRPR = 32'hFFFFFFFF;

parameter can1__BTR = 32'hE000900C;
parameter val_can1__BTR = 32'h00000000;
parameter mask_can1__BTR = 32'hFFFFFFFF;

parameter can1__ECR = 32'hE0009010;
parameter val_can1__ECR = 32'h00000000;
parameter mask_can1__ECR = 32'hFFFFFFFF;

parameter can1__ESR = 32'hE0009014;
parameter val_can1__ESR = 32'h00000000;
parameter mask_can1__ESR = 32'hFFFFFFFF;

parameter can1__SR = 32'hE0009018;
parameter val_can1__SR = 32'h00000001;
parameter mask_can1__SR = 32'hFFFFFFFF;

parameter can1__ISR = 32'hE000901C;
parameter val_can1__ISR = 32'h00006000;
parameter mask_can1__ISR = 32'hFFFFFFFF;

parameter can1__IER = 32'hE0009020;
parameter val_can1__IER = 32'h00000000;
parameter mask_can1__IER = 32'hFFFFFFFF;

parameter can1__ICR = 32'hE0009024;
parameter val_can1__ICR = 32'h00000000;
parameter mask_can1__ICR = 32'hFFFFFFFF;

parameter can1__TCR = 32'hE0009028;
parameter val_can1__TCR = 32'h00000000;
parameter mask_can1__TCR = 32'hFFFFFFFF;

parameter can1__WIR = 32'hE000902C;
parameter val_can1__WIR = 32'h00003F3F;
parameter mask_can1__WIR = 32'hFFFFFFFF;

parameter can1__TXFIFO_ID = 32'hE0009030;
parameter val_can1__TXFIFO_ID = 32'h00000000;
parameter mask_can1__TXFIFO_ID = 32'hFFFFFFFF;

parameter can1__TXFIFO_DLC = 32'hE0009034;
parameter val_can1__TXFIFO_DLC = 32'h00000000;
parameter mask_can1__TXFIFO_DLC = 32'hFFFFFFFF;

parameter can1__TXFIFO_DATA1 = 32'hE0009038;
parameter val_can1__TXFIFO_DATA1 = 32'h00000000;
parameter mask_can1__TXFIFO_DATA1 = 32'hFFFFFFFF;

parameter can1__TXFIFO_DATA2 = 32'hE000903C;
parameter val_can1__TXFIFO_DATA2 = 32'h00000000;
parameter mask_can1__TXFIFO_DATA2 = 32'hFFFFFFFF;

parameter can1__TXHPB_ID = 32'hE0009040;
parameter val_can1__TXHPB_ID = 32'h00000000;
parameter mask_can1__TXHPB_ID = 32'hFFFFFFFF;

parameter can1__TXHPB_DLC = 32'hE0009044;
parameter val_can1__TXHPB_DLC = 32'h00000000;
parameter mask_can1__TXHPB_DLC = 32'hFFFFFFFF;

parameter can1__TXHPB_DATA1 = 32'hE0009048;
parameter val_can1__TXHPB_DATA1 = 32'h00000000;
parameter mask_can1__TXHPB_DATA1 = 32'hFFFFFFFF;

parameter can1__TXHPB_DATA2 = 32'hE000904C;
parameter val_can1__TXHPB_DATA2 = 32'h00000000;
parameter mask_can1__TXHPB_DATA2 = 32'hFFFFFFFF;

parameter can1__RXFIFO_ID = 32'hE0009050;
parameter val_can1__RXFIFO_ID = 32'h00000000;
parameter mask_can1__RXFIFO_ID = 32'h00000000;

parameter can1__RXFIFO_DLC = 32'hE0009054;
parameter val_can1__RXFIFO_DLC = 32'h00000000;
parameter mask_can1__RXFIFO_DLC = 32'h00000000;

parameter can1__RXFIFO_DATA1 = 32'hE0009058;
parameter val_can1__RXFIFO_DATA1 = 32'h00000000;
parameter mask_can1__RXFIFO_DATA1 = 32'h00000000;

parameter can1__RXFIFO_DATA2 = 32'hE000905C;
parameter val_can1__RXFIFO_DATA2 = 32'h00000000;
parameter mask_can1__RXFIFO_DATA2 = 32'h00000000;

parameter can1__AFR = 32'hE0009060;
parameter val_can1__AFR = 32'h00000000;
parameter mask_can1__AFR = 32'hFFFFFFFF;

parameter can1__AFMR1 = 32'hE0009064;
parameter val_can1__AFMR1 = 32'h00000000;
parameter mask_can1__AFMR1 = 32'h00000000;

parameter can1__AFIR1 = 32'hE0009068;
parameter val_can1__AFIR1 = 32'h00000000;
parameter mask_can1__AFIR1 = 32'h00000000;

parameter can1__AFMR2 = 32'hE000906C;
parameter val_can1__AFMR2 = 32'h00000000;
parameter mask_can1__AFMR2 = 32'h00000000;

parameter can1__AFIR2 = 32'hE0009070;
parameter val_can1__AFIR2 = 32'h00000000;
parameter mask_can1__AFIR2 = 32'h00000000;

parameter can1__AFMR3 = 32'hE0009074;
parameter val_can1__AFMR3 = 32'h00000000;
parameter mask_can1__AFMR3 = 32'h00000000;

parameter can1__AFIR3 = 32'hE0009078;
parameter val_can1__AFIR3 = 32'h00000000;
parameter mask_can1__AFIR3 = 32'h00000000;

parameter can1__AFMR4 = 32'hE000907C;
parameter val_can1__AFMR4 = 32'h00000000;
parameter mask_can1__AFMR4 = 32'h00000000;

parameter can1__AFIR4 = 32'hE0009080;
parameter val_can1__AFIR4 = 32'h00000000;
parameter mask_can1__AFIR4 = 32'h00000000;


// ************************************************************
//   Module ddrc ddrc
//   doc version: 1.25
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter ddrc__ddrc_ctrl = 32'hF8006000;
parameter val_ddrc__ddrc_ctrl = 32'h00000200;
parameter mask_ddrc__ddrc_ctrl = 32'hFFFFFFFF;

parameter ddrc__Two_rank_cfg = 32'hF8006004;
parameter val_ddrc__Two_rank_cfg = 32'h000C1076;
parameter mask_ddrc__Two_rank_cfg = 32'h1FFFFFFF;

parameter ddrc__HPR_reg = 32'hF8006008;
parameter val_ddrc__HPR_reg = 32'h03C0780F;
parameter mask_ddrc__HPR_reg = 32'h03FFFFFF;

parameter ddrc__LPR_reg = 32'hF800600C;
parameter val_ddrc__LPR_reg = 32'h03C0780F;
parameter mask_ddrc__LPR_reg = 32'h03FFFFFF;

parameter ddrc__WR_reg = 32'hF8006010;
parameter val_ddrc__WR_reg = 32'h0007F80F;
parameter mask_ddrc__WR_reg = 32'h03FFFFFF;

parameter ddrc__DRAM_param_reg0 = 32'hF8006014;
parameter val_ddrc__DRAM_param_reg0 = 32'h00041016;
parameter mask_ddrc__DRAM_param_reg0 = 32'h001FFFFF;

parameter ddrc__DRAM_param_reg1 = 32'hF8006018;
parameter val_ddrc__DRAM_param_reg1 = 32'h351B48D9;
parameter mask_ddrc__DRAM_param_reg1 = 32'hF7FFFFFF;

parameter ddrc__DRAM_param_reg2 = 32'hF800601C;
parameter val_ddrc__DRAM_param_reg2 = 32'h83015904;
parameter mask_ddrc__DRAM_param_reg2 = 32'hFFFFFFFF;

parameter ddrc__DRAM_param_reg3 = 32'hF8006020;
parameter val_ddrc__DRAM_param_reg3 = 32'h250882D0;
parameter mask_ddrc__DRAM_param_reg3 = 32'hFFFFFFFF;

parameter ddrc__DRAM_param_reg4 = 32'hF8006024;
parameter val_ddrc__DRAM_param_reg4 = 32'h0000003C;
parameter mask_ddrc__DRAM_param_reg4 = 32'h0FFFFFFF;

parameter ddrc__DRAM_init_param = 32'hF8006028;
parameter val_ddrc__DRAM_init_param = 32'h00002007;
parameter mask_ddrc__DRAM_init_param = 32'h00003FFF;

parameter ddrc__DRAM_EMR_reg = 32'hF800602C;
parameter val_ddrc__DRAM_EMR_reg = 32'h00000008;
parameter mask_ddrc__DRAM_EMR_reg = 32'hFFFFFFFF;

parameter ddrc__DRAM_EMR_MR_reg = 32'hF8006030;
parameter val_ddrc__DRAM_EMR_MR_reg = 32'h00000940;
parameter mask_ddrc__DRAM_EMR_MR_reg = 32'hFFFFFFFF;

parameter ddrc__DRAM_burst8_rdwr = 32'hF8006034;
parameter val_ddrc__DRAM_burst8_rdwr = 32'h00020034;
parameter mask_ddrc__DRAM_burst8_rdwr = 32'h1FFFFFFF;

parameter ddrc__DRAM_disable_DQ = 32'hF8006038;
parameter val_ddrc__DRAM_disable_DQ = 32'h00000000;
parameter mask_ddrc__DRAM_disable_DQ = 32'h00001FFF;

parameter ddrc__DRAM_addr_map_bank = 32'hF800603C;
parameter val_ddrc__DRAM_addr_map_bank = 32'h00000F77;
parameter mask_ddrc__DRAM_addr_map_bank = 32'h000FFFFF;

parameter ddrc__DRAM_addr_map_col = 32'hF8006040;
parameter val_ddrc__DRAM_addr_map_col = 32'hFFF00000;
parameter mask_ddrc__DRAM_addr_map_col = 32'hFFFFFFFF;

parameter ddrc__DRAM_addr_map_row = 32'hF8006044;
parameter val_ddrc__DRAM_addr_map_row = 32'h0FF55555;
parameter mask_ddrc__DRAM_addr_map_row = 32'h0FFFFFFF;

parameter ddrc__DRAM_ODT_reg = 32'hF8006048;
parameter val_ddrc__DRAM_ODT_reg = 32'h00000249;
parameter mask_ddrc__DRAM_ODT_reg = 32'h3FFFFFFF;

parameter ddrc__phy_dbg_reg = 32'hF800604C;
parameter val_ddrc__phy_dbg_reg = 32'h00000000;
parameter mask_ddrc__phy_dbg_reg = 32'h000FFFFF;

parameter ddrc__phy_cmd_timeout_rddata_cpt = 32'hF8006050;
parameter val_ddrc__phy_cmd_timeout_rddata_cpt = 32'h00010200;
parameter mask_ddrc__phy_cmd_timeout_rddata_cpt = 32'hFFFFFFFF;

parameter ddrc__mode_sts_reg = 32'hF8006054;
parameter val_ddrc__mode_sts_reg = 32'h00000000;
parameter mask_ddrc__mode_sts_reg = 32'h001FFFFF;

parameter ddrc__DLL_calib = 32'hF8006058;
parameter val_ddrc__DLL_calib = 32'h00000101;
parameter mask_ddrc__DLL_calib = 32'h0001FFFF;

parameter ddrc__ODT_delay_hold = 32'hF800605C;
parameter val_ddrc__ODT_delay_hold = 32'h00000023;
parameter mask_ddrc__ODT_delay_hold = 32'h0000FFFF;

parameter ddrc__ctrl_reg1 = 32'hF8006060;
parameter val_ddrc__ctrl_reg1 = 32'h0000003E;
parameter mask_ddrc__ctrl_reg1 = 32'h00001FFF;

parameter ddrc__ctrl_reg2 = 32'hF8006064;
parameter val_ddrc__ctrl_reg2 = 32'h00020000;
parameter mask_ddrc__ctrl_reg2 = 32'h0003FFFF;

parameter ddrc__ctrl_reg3 = 32'hF8006068;
parameter val_ddrc__ctrl_reg3 = 32'h00284027;
parameter mask_ddrc__ctrl_reg3 = 32'h03FFFFFF;

parameter ddrc__ctrl_reg4 = 32'hF800606C;
parameter val_ddrc__ctrl_reg4 = 32'h00001610;
parameter mask_ddrc__ctrl_reg4 = 32'h0000FFFF;

parameter ddrc__ctrl_reg5 = 32'hF8006078;
parameter val_ddrc__ctrl_reg5 = 32'h00455111;
parameter mask_ddrc__ctrl_reg5 = 32'hFFFFFFFF;

parameter ddrc__ctrl_reg6 = 32'hF800607C;
parameter val_ddrc__ctrl_reg6 = 32'h00032222;
parameter mask_ddrc__ctrl_reg6 = 32'hFFFFFFFF;

parameter ddrc__CHE_REFRESH_TIMER01 = 32'hF80060A0;
parameter val_ddrc__CHE_REFRESH_TIMER01 = 32'h00008000;
parameter mask_ddrc__CHE_REFRESH_TIMER01 = 32'h00FFFFFF;

parameter ddrc__CHE_T_ZQ = 32'hF80060A4;
parameter val_ddrc__CHE_T_ZQ = 32'h10300802;
parameter mask_ddrc__CHE_T_ZQ = 32'hFFFFFFFF;

parameter ddrc__CHE_T_ZQ_Short_Interval_Reg = 32'hF80060A8;
parameter val_ddrc__CHE_T_ZQ_Short_Interval_Reg = 32'h0020003A;
parameter mask_ddrc__CHE_T_ZQ_Short_Interval_Reg = 32'h0FFFFFFF;

parameter ddrc__deep_pwrdwn_reg = 32'hF80060AC;
parameter val_ddrc__deep_pwrdwn_reg = 32'h00000000;
parameter mask_ddrc__deep_pwrdwn_reg = 32'h000001FF;

parameter ddrc__reg_2c = 32'hF80060B0;
parameter val_ddrc__reg_2c = 32'h00000000;
parameter mask_ddrc__reg_2c = 32'h1FFFFFFF;

parameter ddrc__reg_2d = 32'hF80060B4;
parameter val_ddrc__reg_2d = 32'h00000200;
parameter mask_ddrc__reg_2d = 32'h000007FF;

parameter ddrc__dfi_timing = 32'hF80060B8;
parameter val_ddrc__dfi_timing = 32'h00200067;
parameter mask_ddrc__dfi_timing = 32'h01FFFFFF;

parameter ddrc__refresh_timer_2 = 32'hF80060BC;
parameter val_ddrc__refresh_timer_2 = 32'h00000000;
parameter mask_ddrc__refresh_timer_2 = 32'h00FFFFFF;

parameter ddrc__nc_timing = 32'hF80060C0;
parameter val_ddrc__nc_timing = 32'h00000000;
parameter mask_ddrc__nc_timing = 32'h003FFFFF;

parameter ddrc__CHE_ECC_CONTROL_REG_OFFSET = 32'hF80060C4;
parameter val_ddrc__CHE_ECC_CONTROL_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_ECC_CONTROL_REG_OFFSET = 32'h00000003;

parameter ddrc__CHE_CORR_ECC_LOG_REG_OFFSET = 32'hF80060C8;
parameter val_ddrc__CHE_CORR_ECC_LOG_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_CORR_ECC_LOG_REG_OFFSET = 32'h000000FF;

parameter ddrc__CHE_CORR_ECC_ADDR_REG_OFFSET = 32'hF80060CC;
parameter val_ddrc__CHE_CORR_ECC_ADDR_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_CORR_ECC_ADDR_REG_OFFSET = 32'h7FFFFFFF;

parameter ddrc__CHE_CORR_ECC_DATA_31_0_REG_OFFSET = 32'hF80060D0;
parameter val_ddrc__CHE_CORR_ECC_DATA_31_0_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_CORR_ECC_DATA_31_0_REG_OFFSET = 32'hFFFFFFFF;

parameter ddrc__CHE_CORR_ECC_DATA_63_32_REG_OFFSET = 32'hF80060D4;
parameter val_ddrc__CHE_CORR_ECC_DATA_63_32_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_CORR_ECC_DATA_63_32_REG_OFFSET = 32'hFFFFFFFF;

parameter ddrc__CHE_CORR_ECC_DATA_71_64_REG_OFFSET = 32'hF80060D8;
parameter val_ddrc__CHE_CORR_ECC_DATA_71_64_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_CORR_ECC_DATA_71_64_REG_OFFSET = 32'h000000FF;

parameter ddrc__CHE_UNCORR_ECC_LOG_REG_OFFSET = 32'hF80060DC;
parameter val_ddrc__CHE_UNCORR_ECC_LOG_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_UNCORR_ECC_LOG_REG_OFFSET = 32'h00000001;

parameter ddrc__CHE_UNCORR_ECC_ADDR_REG_OFFSET = 32'hF80060E0;
parameter val_ddrc__CHE_UNCORR_ECC_ADDR_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_UNCORR_ECC_ADDR_REG_OFFSET = 32'h7FFFFFFF;

parameter ddrc__CHE_UNCORR_ECC_DATA_31_0_REG_OFFSET = 32'hF80060E4;
parameter val_ddrc__CHE_UNCORR_ECC_DATA_31_0_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_UNCORR_ECC_DATA_31_0_REG_OFFSET = 32'hFFFFFFFF;

parameter ddrc__CHE_UNCORR_ECC_DATA_63_32_REG_OFFSET = 32'hF80060E8;
parameter val_ddrc__CHE_UNCORR_ECC_DATA_63_32_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_UNCORR_ECC_DATA_63_32_REG_OFFSET = 32'hFFFFFFFF;

parameter ddrc__CHE_UNCORR_ECC_DATA_71_64_REG_OFFSET = 32'hF80060EC;
parameter val_ddrc__CHE_UNCORR_ECC_DATA_71_64_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_UNCORR_ECC_DATA_71_64_REG_OFFSET = 32'h000000FF;

parameter ddrc__CHE_ECC_STATS_REG_OFFSET = 32'hF80060F0;
parameter val_ddrc__CHE_ECC_STATS_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_ECC_STATS_REG_OFFSET = 32'h0000FFFF;

parameter ddrc__ECC_scrub = 32'hF80060F4;
parameter val_ddrc__ECC_scrub = 32'h00000008;
parameter mask_ddrc__ECC_scrub = 32'h0000000F;

parameter ddrc__CHE_ECC_CORR_BIT_MASK_31_0_REG_OFFSET = 32'hF80060F8;
parameter val_ddrc__CHE_ECC_CORR_BIT_MASK_31_0_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_ECC_CORR_BIT_MASK_31_0_REG_OFFSET = 32'hFFFFFFFF;

parameter ddrc__CHE_ECC_CORR_BIT_MASK_63_32_REG_OFFSET = 32'hF80060FC;
parameter val_ddrc__CHE_ECC_CORR_BIT_MASK_63_32_REG_OFFSET = 32'h00000000;
parameter mask_ddrc__CHE_ECC_CORR_BIT_MASK_63_32_REG_OFFSET = 32'hFFFFFFFF;

parameter ddrc__phy_rcvr_enable = 32'hF8006114;
parameter val_ddrc__phy_rcvr_enable = 32'h00000000;
parameter mask_ddrc__phy_rcvr_enable = 32'h000000FF;

parameter ddrc__PHY_Config0 = 32'hF8006118;
parameter val_ddrc__PHY_Config0 = 32'h40000001;
parameter mask_ddrc__PHY_Config0 = 32'h7FFFFFFF;

parameter ddrc__PHY_Config1 = 32'hF800611C;
parameter val_ddrc__PHY_Config1 = 32'h40000001;
parameter mask_ddrc__PHY_Config1 = 32'h7FFFFFFF;

parameter ddrc__PHY_Config2 = 32'hF8006120;
parameter val_ddrc__PHY_Config2 = 32'h40000001;
parameter mask_ddrc__PHY_Config2 = 32'h7FFFFFFF;

parameter ddrc__PHY_Config3 = 32'hF8006124;
parameter val_ddrc__PHY_Config3 = 32'h40000001;
parameter mask_ddrc__PHY_Config3 = 32'h7FFFFFFF;

parameter ddrc__phy_init_ratio0 = 32'hF800612C;
parameter val_ddrc__phy_init_ratio0 = 32'h00000000;
parameter mask_ddrc__phy_init_ratio0 = 32'h000FFFFF;

parameter ddrc__phy_init_ratio1 = 32'hF8006130;
parameter val_ddrc__phy_init_ratio1 = 32'h00000000;
parameter mask_ddrc__phy_init_ratio1 = 32'h000FFFFF;

parameter ddrc__phy_init_ratio2 = 32'hF8006134;
parameter val_ddrc__phy_init_ratio2 = 32'h00000000;
parameter mask_ddrc__phy_init_ratio2 = 32'h000FFFFF;

parameter ddrc__phy_init_ratio3 = 32'hF8006138;
parameter val_ddrc__phy_init_ratio3 = 32'h00000000;
parameter mask_ddrc__phy_init_ratio3 = 32'h000FFFFF;

parameter ddrc__phy_rd_dqs_cfg0 = 32'hF8006140;
parameter val_ddrc__phy_rd_dqs_cfg0 = 32'h00000040;
parameter mask_ddrc__phy_rd_dqs_cfg0 = 32'h000FFFFF;

parameter ddrc__phy_rd_dqs_cfg1 = 32'hF8006144;
parameter val_ddrc__phy_rd_dqs_cfg1 = 32'h00000040;
parameter mask_ddrc__phy_rd_dqs_cfg1 = 32'h000FFFFF;

parameter ddrc__phy_rd_dqs_cfg2 = 32'hF8006148;
parameter val_ddrc__phy_rd_dqs_cfg2 = 32'h00000040;
parameter mask_ddrc__phy_rd_dqs_cfg2 = 32'h000FFFFF;

parameter ddrc__phy_rd_dqs_cfg3 = 32'hF800614C;
parameter val_ddrc__phy_rd_dqs_cfg3 = 32'h00000040;
parameter mask_ddrc__phy_rd_dqs_cfg3 = 32'h000FFFFF;

parameter ddrc__phy_wr_dqs_cfg0 = 32'hF8006154;
parameter val_ddrc__phy_wr_dqs_cfg0 = 32'h00000000;
parameter mask_ddrc__phy_wr_dqs_cfg0 = 32'h000FFFFF;

parameter ddrc__phy_wr_dqs_cfg1 = 32'hF8006158;
parameter val_ddrc__phy_wr_dqs_cfg1 = 32'h00000000;
parameter mask_ddrc__phy_wr_dqs_cfg1 = 32'h000FFFFF;

parameter ddrc__phy_wr_dqs_cfg2 = 32'hF800615C;
parameter val_ddrc__phy_wr_dqs_cfg2 = 32'h00000000;
parameter mask_ddrc__phy_wr_dqs_cfg2 = 32'h000FFFFF;

parameter ddrc__phy_wr_dqs_cfg3 = 32'hF8006160;
parameter val_ddrc__phy_wr_dqs_cfg3 = 32'h00000000;
parameter mask_ddrc__phy_wr_dqs_cfg3 = 32'h000FFFFF;

parameter ddrc__phy_we_cfg0 = 32'hF8006168;
parameter val_ddrc__phy_we_cfg0 = 32'h00000040;
parameter mask_ddrc__phy_we_cfg0 = 32'h001FFFFF;

parameter ddrc__phy_we_cfg1 = 32'hF800616C;
parameter val_ddrc__phy_we_cfg1 = 32'h00000040;
parameter mask_ddrc__phy_we_cfg1 = 32'h001FFFFF;

parameter ddrc__phy_we_cfg2 = 32'hF8006170;
parameter val_ddrc__phy_we_cfg2 = 32'h00000040;
parameter mask_ddrc__phy_we_cfg2 = 32'h001FFFFF;

parameter ddrc__phy_we_cfg3 = 32'hF8006174;
parameter val_ddrc__phy_we_cfg3 = 32'h00000040;
parameter mask_ddrc__phy_we_cfg3 = 32'h001FFFFF;

parameter ddrc__wr_data_slv0 = 32'hF800617C;
parameter val_ddrc__wr_data_slv0 = 32'h00000080;
parameter mask_ddrc__wr_data_slv0 = 32'h000FFFFF;

parameter ddrc__wr_data_slv1 = 32'hF8006180;
parameter val_ddrc__wr_data_slv1 = 32'h00000080;
parameter mask_ddrc__wr_data_slv1 = 32'h000FFFFF;

parameter ddrc__wr_data_slv2 = 32'hF8006184;
parameter val_ddrc__wr_data_slv2 = 32'h00000080;
parameter mask_ddrc__wr_data_slv2 = 32'h000FFFFF;

parameter ddrc__wr_data_slv3 = 32'hF8006188;
parameter val_ddrc__wr_data_slv3 = 32'h00000080;
parameter mask_ddrc__wr_data_slv3 = 32'h000FFFFF;

parameter ddrc__reg_64 = 32'hF8006190;
parameter val_ddrc__reg_64 = 32'h10020000;
parameter mask_ddrc__reg_64 = 32'hFFFFFFFF;

parameter ddrc__reg_65 = 32'hF8006194;
parameter val_ddrc__reg_65 = 32'h00000000;
parameter mask_ddrc__reg_65 = 32'h000FFFFF;

parameter ddrc__reg69_6a0 = 32'hF80061A4;
parameter val_ddrc__reg69_6a0 = 32'h000F0000;
parameter mask_ddrc__reg69_6a0 = 32'h1FFFFFFF;

parameter ddrc__reg69_6a1 = 32'hF80061A8;
parameter val_ddrc__reg69_6a1 = 32'h000F0000;
parameter mask_ddrc__reg69_6a1 = 32'h1FFFFFFF;

parameter ddrc__reg6c_6d2 = 32'hF80061B0;
parameter val_ddrc__reg6c_6d2 = 32'h000F0000;
parameter mask_ddrc__reg6c_6d2 = 32'h1FFFFFFF;

parameter ddrc__reg6c_6d3 = 32'hF80061B4;
parameter val_ddrc__reg6c_6d3 = 32'h000F0000;
parameter mask_ddrc__reg6c_6d3 = 32'h1FFFFFFF;

parameter ddrc__reg6e_710 = 32'hF80061B8;
parameter val_ddrc__reg6e_710 = 32'h00000000;
parameter mask_ddrc__reg6e_710 = 32'h00000000;

parameter ddrc__reg6e_711 = 32'hF80061BC;
parameter val_ddrc__reg6e_711 = 32'h00000000;
parameter mask_ddrc__reg6e_711 = 32'h00000000;

parameter ddrc__reg6e_712 = 32'hF80061C0;
parameter val_ddrc__reg6e_712 = 32'h00000000;
parameter mask_ddrc__reg6e_712 = 32'h00000000;

parameter ddrc__reg6e_713 = 32'hF80061C4;
parameter val_ddrc__reg6e_713 = 32'h00000000;
parameter mask_ddrc__reg6e_713 = 32'h00000000;

parameter ddrc__phy_dll_sts0 = 32'hF80061CC;
parameter val_ddrc__phy_dll_sts0 = 32'h00000000;
parameter mask_ddrc__phy_dll_sts0 = 32'h07FFFFFF;

parameter ddrc__phy_dll_sts1 = 32'hF80061D0;
parameter val_ddrc__phy_dll_sts1 = 32'h00000000;
parameter mask_ddrc__phy_dll_sts1 = 32'h07FFFFFF;

parameter ddrc__phy_dll_sts2 = 32'hF80061D4;
parameter val_ddrc__phy_dll_sts2 = 32'h00000000;
parameter mask_ddrc__phy_dll_sts2 = 32'h07FFFFFF;

parameter ddrc__phy_dll_sts3 = 32'hF80061D8;
parameter val_ddrc__phy_dll_sts3 = 32'h00000000;
parameter mask_ddrc__phy_dll_sts3 = 32'h07FFFFFF;

parameter ddrc__dll_lock_sts = 32'hF80061E0;
parameter val_ddrc__dll_lock_sts = 32'h00000000;
parameter mask_ddrc__dll_lock_sts = 32'h00FFFFFF;

parameter ddrc__phy_ctrl_sts = 32'hF80061E4;
parameter val_ddrc__phy_ctrl_sts = 32'h00000000;
parameter mask_ddrc__phy_ctrl_sts = 32'h3FF80000;

parameter ddrc__phy_ctrl_sts_reg2 = 32'hF80061E8;
parameter val_ddrc__phy_ctrl_sts_reg2 = 32'h00000000;
parameter mask_ddrc__phy_ctrl_sts_reg2 = 32'h07FFFFFF;

parameter ddrc__axi_id = 32'hF8006200;
parameter val_ddrc__axi_id = 32'h00153042;
parameter mask_ddrc__axi_id = 32'h03FFFFFF;

parameter ddrc__page_mask = 32'hF8006204;
parameter val_ddrc__page_mask = 32'h00000000;
parameter mask_ddrc__page_mask = 32'hFFFFFFFF;

parameter ddrc__axi_priority_wr_port0 = 32'hF8006208;
parameter val_ddrc__axi_priority_wr_port0 = 32'h000803FF;
parameter mask_ddrc__axi_priority_wr_port0 = 32'h000FFFFF;

parameter ddrc__axi_priority_wr_port1 = 32'hF800620C;
parameter val_ddrc__axi_priority_wr_port1 = 32'h000803FF;
parameter mask_ddrc__axi_priority_wr_port1 = 32'h000FFFFF;

parameter ddrc__axi_priority_wr_port2 = 32'hF8006210;
parameter val_ddrc__axi_priority_wr_port2 = 32'h000803FF;
parameter mask_ddrc__axi_priority_wr_port2 = 32'h000FFFFF;

parameter ddrc__axi_priority_wr_port3 = 32'hF8006214;
parameter val_ddrc__axi_priority_wr_port3 = 32'h000803FF;
parameter mask_ddrc__axi_priority_wr_port3 = 32'h000FFFFF;

parameter ddrc__axi_priority_rd_port0 = 32'hF8006218;
parameter val_ddrc__axi_priority_rd_port0 = 32'h000003FF;
parameter mask_ddrc__axi_priority_rd_port0 = 32'h000FFFFF;

parameter ddrc__axi_priority_rd_port1 = 32'hF800621C;
parameter val_ddrc__axi_priority_rd_port1 = 32'h000003FF;
parameter mask_ddrc__axi_priority_rd_port1 = 32'h000FFFFF;

parameter ddrc__axi_priority_rd_port2 = 32'hF8006220;
parameter val_ddrc__axi_priority_rd_port2 = 32'h000003FF;
parameter mask_ddrc__axi_priority_rd_port2 = 32'h000FFFFF;

parameter ddrc__axi_priority_rd_port3 = 32'hF8006224;
parameter val_ddrc__axi_priority_rd_port3 = 32'h000003FF;
parameter mask_ddrc__axi_priority_rd_port3 = 32'h000FFFFF;

parameter ddrc__AHB_priority_cfg0 = 32'hF8006248;
parameter val_ddrc__AHB_priority_cfg0 = 32'h000003FF;
parameter mask_ddrc__AHB_priority_cfg0 = 32'h000FFFFF;

parameter ddrc__AHB_priority_cfg1 = 32'hF800624C;
parameter val_ddrc__AHB_priority_cfg1 = 32'h000003FF;
parameter mask_ddrc__AHB_priority_cfg1 = 32'h000FFFFF;

parameter ddrc__AHB_priority_cfg2 = 32'hF8006250;
parameter val_ddrc__AHB_priority_cfg2 = 32'h000003FF;
parameter mask_ddrc__AHB_priority_cfg2 = 32'h000FFFFF;

parameter ddrc__AHB_priority_cfg3 = 32'hF8006254;
parameter val_ddrc__AHB_priority_cfg3 = 32'h000003FF;
parameter mask_ddrc__AHB_priority_cfg3 = 32'h000FFFFF;

parameter ddrc__perf_mon0 = 32'hF8006260;
parameter val_ddrc__perf_mon0 = 32'h00000000;
parameter mask_ddrc__perf_mon0 = 32'h7FFFFFFF;

parameter ddrc__perf_mon1 = 32'hF8006264;
parameter val_ddrc__perf_mon1 = 32'h00000000;
parameter mask_ddrc__perf_mon1 = 32'h7FFFFFFF;

parameter ddrc__perf_mon2 = 32'hF8006268;
parameter val_ddrc__perf_mon2 = 32'h00000000;
parameter mask_ddrc__perf_mon2 = 32'h7FFFFFFF;

parameter ddrc__perf_mon3 = 32'hF800626C;
parameter val_ddrc__perf_mon3 = 32'h00000000;
parameter mask_ddrc__perf_mon3 = 32'h7FFFFFFF;

parameter ddrc__perf_mon20 = 32'hF8006270;
parameter val_ddrc__perf_mon20 = 32'h00000000;
parameter mask_ddrc__perf_mon20 = 32'hFFFFFFFF;

parameter ddrc__perf_mon21 = 32'hF8006274;
parameter val_ddrc__perf_mon21 = 32'h00000000;
parameter mask_ddrc__perf_mon21 = 32'hFFFFFFFF;

parameter ddrc__perf_mon22 = 32'hF8006278;
parameter val_ddrc__perf_mon22 = 32'h00000000;
parameter mask_ddrc__perf_mon22 = 32'hFFFFFFFF;

parameter ddrc__perf_mon23 = 32'hF800627C;
parameter val_ddrc__perf_mon23 = 32'h00000000;
parameter mask_ddrc__perf_mon23 = 32'hFFFFFFFF;

parameter ddrc__perf_mon30 = 32'hF8006280;
parameter val_ddrc__perf_mon30 = 32'h00000000;
parameter mask_ddrc__perf_mon30 = 32'h0000FFFF;

parameter ddrc__perf_mon31 = 32'hF8006284;
parameter val_ddrc__perf_mon31 = 32'h00000000;
parameter mask_ddrc__perf_mon31 = 32'h0000FFFF;

parameter ddrc__perf_mon32 = 32'hF8006288;
parameter val_ddrc__perf_mon32 = 32'h00000000;
parameter mask_ddrc__perf_mon32 = 32'h0000FFFF;

parameter ddrc__perf_mon33 = 32'hF800628C;
parameter val_ddrc__perf_mon33 = 32'h00000000;
parameter mask_ddrc__perf_mon33 = 32'h0000FFFF;

parameter ddrc__trusted_mem_cfg = 32'hF8006290;
parameter val_ddrc__trusted_mem_cfg = 32'h00000000;
parameter mask_ddrc__trusted_mem_cfg = 32'h0000FFFF;

parameter ddrc__excl_access_cfg0 = 32'hF8006294;
parameter val_ddrc__excl_access_cfg0 = 32'h00000000;
parameter mask_ddrc__excl_access_cfg0 = 32'h0003FFFF;

parameter ddrc__excl_access_cfg1 = 32'hF8006298;
parameter val_ddrc__excl_access_cfg1 = 32'h00000000;
parameter mask_ddrc__excl_access_cfg1 = 32'h0003FFFF;

parameter ddrc__excl_access_cfg2 = 32'hF800629C;
parameter val_ddrc__excl_access_cfg2 = 32'h00000000;
parameter mask_ddrc__excl_access_cfg2 = 32'h0003FFFF;

parameter ddrc__excl_access_cfg3 = 32'hF80062A0;
parameter val_ddrc__excl_access_cfg3 = 32'h00000000;
parameter mask_ddrc__excl_access_cfg3 = 32'h0003FFFF;

parameter ddrc__mode_reg_read = 32'hF80062A4;
parameter val_ddrc__mode_reg_read = 32'h00000000;
parameter mask_ddrc__mode_reg_read = 32'hFFFFFFFF;

parameter ddrc__lpddr_ctrl0 = 32'hF80062A8;
parameter val_ddrc__lpddr_ctrl0 = 32'h00000000;
parameter mask_ddrc__lpddr_ctrl0 = 32'h00000FFF;

parameter ddrc__lpddr_ctrl1 = 32'hF80062AC;
parameter val_ddrc__lpddr_ctrl1 = 32'h00000000;
parameter mask_ddrc__lpddr_ctrl1 = 32'hFFFFFFFF;

parameter ddrc__lpddr_ctrl2 = 32'hF80062B0;
parameter val_ddrc__lpddr_ctrl2 = 32'h003C0015;
parameter mask_ddrc__lpddr_ctrl2 = 32'h003FFFFF;

parameter ddrc__lpddr_ctrl3 = 32'hF80062B4;
parameter val_ddrc__lpddr_ctrl3 = 32'h00000601;
parameter mask_ddrc__lpddr_ctrl3 = 32'h0003FFFF;

parameter ddrc__phy_wr_lvl_fsm = 32'hF80062B8;
parameter val_ddrc__phy_wr_lvl_fsm = 32'h00004444;
parameter mask_ddrc__phy_wr_lvl_fsm = 32'h00007FFF;

parameter ddrc__phy_rd_lvl_fsm = 32'hF80062BC;
parameter val_ddrc__phy_rd_lvl_fsm = 32'h00008888;
parameter mask_ddrc__phy_rd_lvl_fsm = 32'h0000FFFF;

parameter ddrc__phy_gate_lvl_fsm = 32'hF80062C0;
parameter val_ddrc__phy_gate_lvl_fsm = 32'h00004444;
parameter mask_ddrc__phy_gate_lvl_fsm = 32'h00007FFF;


// ************************************************************
//   Module debug_axim axim
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_axim__GLOBAL_CTRL = 32'hF880C000;
parameter val_debug_axim__GLOBAL_CTRL = 32'h00000002;
parameter mask_debug_axim__GLOBAL_CTRL = 32'h00000003;

parameter debug_axim__GLOBAL_STATUS = 32'hF880C004;
parameter val_debug_axim__GLOBAL_STATUS = 32'h00001000;
parameter mask_debug_axim__GLOBAL_STATUS = 32'h00001FC3;

parameter debug_axim__FILTER_CTRL = 32'hF880C010;
parameter val_debug_axim__FILTER_CTRL = 32'h00000000;
parameter mask_debug_axim__FILTER_CTRL = 32'h0000007F;

parameter debug_axim__TRIGGER_CTRL = 32'hF880C020;
parameter val_debug_axim__TRIGGER_CTRL = 32'h00000000;
parameter mask_debug_axim__TRIGGER_CTRL = 32'h0000FFFF;

parameter debug_axim__TRIGGER_STATUS = 32'hF880C024;
parameter val_debug_axim__TRIGGER_STATUS = 32'h00000000;
parameter mask_debug_axim__TRIGGER_STATUS = 32'h00000003;

parameter debug_axim__PACKET_CTRL = 32'hF880C030;
parameter val_debug_axim__PACKET_CTRL = 32'h00070000;
parameter mask_debug_axim__PACKET_CTRL = 32'h0007FFFF;

parameter debug_axim__TOUT_CTRL = 32'hF880C040;
parameter val_debug_axim__TOUT_CTRL = 32'h00000000;
parameter mask_debug_axim__TOUT_CTRL = 32'h0000007F;

parameter debug_axim__TOUT_THRESH = 32'hF880C044;
parameter val_debug_axim__TOUT_THRESH = 32'h00008000;
parameter mask_debug_axim__TOUT_THRESH = 32'hFFFFFFFF;

parameter debug_axim__FIFO_CURRENT = 32'hF880C050;
parameter val_debug_axim__FIFO_CURRENT = 32'h80000000;
parameter mask_debug_axim__FIFO_CURRENT = 32'hFFFFFFFF;

parameter debug_axim__FIFO_HYSTER = 32'hF880C054;
parameter val_debug_axim__FIFO_HYSTER = 32'h00000100;
parameter mask_debug_axim__FIFO_HYSTER = 32'h000003FF;

parameter debug_axim__SYNC_CURRENT = 32'hF880C060;
parameter val_debug_axim__SYNC_CURRENT = 32'h00000000;
parameter mask_debug_axim__SYNC_CURRENT = 32'h00000FFF;

parameter debug_axim__SYNC_RELOAD = 32'hF880C064;
parameter val_debug_axim__SYNC_RELOAD = 32'h00000800;
parameter mask_debug_axim__SYNC_RELOAD = 32'h00000FFF;

parameter debug_axim__TSTMP_CURRENT = 32'hF880C070;
parameter val_debug_axim__TSTMP_CURRENT = 32'h00000000;
parameter mask_debug_axim__TSTMP_CURRENT = 32'h00000000;

parameter debug_axim__ADDR0_MASK = 32'hF880C200;
parameter val_debug_axim__ADDR0_MASK = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR0_MASK = 32'h7FFFFFFF;

parameter debug_axim__ADDR0_LOWER = 32'hF880C204;
parameter val_debug_axim__ADDR0_LOWER = 32'h00000000;
parameter mask_debug_axim__ADDR0_LOWER = 32'h7FFFFFFF;

parameter debug_axim__ADDR0_UPPER = 32'hF880C208;
parameter val_debug_axim__ADDR0_UPPER = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR0_UPPER = 32'h7FFFFFFF;

parameter debug_axim__ADDR0_MISC = 32'hF880C20C;
parameter val_debug_axim__ADDR0_MISC = 32'h00000000;
parameter mask_debug_axim__ADDR0_MISC = 32'h00007FFF;

parameter debug_axim__ADDR1_MASK = 32'hF880C210;
parameter val_debug_axim__ADDR1_MASK = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR1_MASK = 32'h7FFFFFFF;

parameter debug_axim__ADDR1_LOWER = 32'hF880C214;
parameter val_debug_axim__ADDR1_LOWER = 32'h00000000;
parameter mask_debug_axim__ADDR1_LOWER = 32'h7FFFFFFF;

parameter debug_axim__ADDR1_UPPER = 32'hF880C218;
parameter val_debug_axim__ADDR1_UPPER = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR1_UPPER = 32'h7FFFFFFF;

parameter debug_axim__ADDR1_MISC = 32'hF880C21C;
parameter val_debug_axim__ADDR1_MISC = 32'h00000000;
parameter mask_debug_axim__ADDR1_MISC = 32'h00007FFF;

parameter debug_axim__ADDR2_MASK = 32'hF880C220;
parameter val_debug_axim__ADDR2_MASK = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR2_MASK = 32'h7FFFFFFF;

parameter debug_axim__ADDR2_LOWER = 32'hF880C224;
parameter val_debug_axim__ADDR2_LOWER = 32'h00000000;
parameter mask_debug_axim__ADDR2_LOWER = 32'h7FFFFFFF;

parameter debug_axim__ADDR2_UPPER = 32'hF880C228;
parameter val_debug_axim__ADDR2_UPPER = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR2_UPPER = 32'h7FFFFFFF;

parameter debug_axim__ADDR2_MISC = 32'hF880C22C;
parameter val_debug_axim__ADDR2_MISC = 32'h00000000;
parameter mask_debug_axim__ADDR2_MISC = 32'h00007FFF;

parameter debug_axim__ADDR3_MASK = 32'hF880C230;
parameter val_debug_axim__ADDR3_MASK = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR3_MASK = 32'h7FFFFFFF;

parameter debug_axim__ADDR3_LOWER = 32'hF880C234;
parameter val_debug_axim__ADDR3_LOWER = 32'h00000000;
parameter mask_debug_axim__ADDR3_LOWER = 32'h7FFFFFFF;

parameter debug_axim__ADDR3_UPPER = 32'hF880C238;
parameter val_debug_axim__ADDR3_UPPER = 32'h7FFFFFFC;
parameter mask_debug_axim__ADDR3_UPPER = 32'h7FFFFFFF;

parameter debug_axim__ADDR3_MISC = 32'hF880C23C;
parameter val_debug_axim__ADDR3_MISC = 32'h00000000;
parameter mask_debug_axim__ADDR3_MISC = 32'h00007FFF;

parameter debug_axim__ID0_MASK = 32'hF880C300;
parameter val_debug_axim__ID0_MASK = 32'h000003FF;
parameter mask_debug_axim__ID0_MASK = 32'h000003FF;

parameter debug_axim__ID0_LOWER = 32'hF880C304;
parameter val_debug_axim__ID0_LOWER = 32'h00000000;
parameter mask_debug_axim__ID0_LOWER = 32'h000003FF;

parameter debug_axim__ID0_UPPER = 32'hF880C308;
parameter val_debug_axim__ID0_UPPER = 32'h000003FF;
parameter mask_debug_axim__ID0_UPPER = 32'h000003FF;

parameter debug_axim__ID0_MISC = 32'hF880C30C;
parameter val_debug_axim__ID0_MISC = 32'h00000000;
parameter mask_debug_axim__ID0_MISC = 32'h00003FFF;

parameter debug_axim__ID1_MASK = 32'hF880C310;
parameter val_debug_axim__ID1_MASK = 32'h000003FF;
parameter mask_debug_axim__ID1_MASK = 32'h000003FF;

parameter debug_axim__ID1_LOWER = 32'hF880C314;
parameter val_debug_axim__ID1_LOWER = 32'h00000000;
parameter mask_debug_axim__ID1_LOWER = 32'h000003FF;

parameter debug_axim__ID1_UPPER = 32'hF880C318;
parameter val_debug_axim__ID1_UPPER = 32'h000003FF;
parameter mask_debug_axim__ID1_UPPER = 32'h000003FF;

parameter debug_axim__ID1_MISC = 32'hF880C31C;
parameter val_debug_axim__ID1_MISC = 32'h00000000;
parameter mask_debug_axim__ID1_MISC = 32'h00003FFF;

parameter debug_axim__ID2_MASK = 32'hF880C320;
parameter val_debug_axim__ID2_MASK = 32'h000003FF;
parameter mask_debug_axim__ID2_MASK = 32'h000003FF;

parameter debug_axim__ID2_LOWER = 32'hF880C324;
parameter val_debug_axim__ID2_LOWER = 32'h00000000;
parameter mask_debug_axim__ID2_LOWER = 32'h000003FF;

parameter debug_axim__ID2_UPPER = 32'hF880C328;
parameter val_debug_axim__ID2_UPPER = 32'h000003FF;
parameter mask_debug_axim__ID2_UPPER = 32'h000003FF;

parameter debug_axim__ID2_MISC = 32'hF880C32C;
parameter val_debug_axim__ID2_MISC = 32'h00000000;
parameter mask_debug_axim__ID2_MISC = 32'h00003FFF;

parameter debug_axim__ID3_MASK = 32'hF880C330;
parameter val_debug_axim__ID3_MASK = 32'h000003FF;
parameter mask_debug_axim__ID3_MASK = 32'h000003FF;

parameter debug_axim__ID3_LOWER = 32'hF880C334;
parameter val_debug_axim__ID3_LOWER = 32'h00000000;
parameter mask_debug_axim__ID3_LOWER = 32'h000003FF;

parameter debug_axim__ID3_UPPER = 32'hF880C338;
parameter val_debug_axim__ID3_UPPER = 32'h000003FF;
parameter mask_debug_axim__ID3_UPPER = 32'h000003FF;

parameter debug_axim__ID3_MISC = 32'hF880C33C;
parameter val_debug_axim__ID3_MISC = 32'h00000000;
parameter mask_debug_axim__ID3_MISC = 32'h00003FFF;

parameter debug_axim__AXI_SEL = 32'hF880C800;
parameter val_debug_axim__AXI_SEL = 32'h00000000;
parameter mask_debug_axim__AXI_SEL = 32'h00000007;

parameter debug_axim__IT_TRIGOUT = 32'hF880CED0;
parameter val_debug_axim__IT_TRIGOUT = 32'h00000000;
parameter mask_debug_axim__IT_TRIGOUT = 32'h00000001;

parameter debug_axim__IT_TRIGOUTACK = 32'hF880CED4;
parameter val_debug_axim__IT_TRIGOUTACK = 32'h00000000;
parameter mask_debug_axim__IT_TRIGOUTACK = 32'h00000000;

parameter debug_axim__IT_TRIGIN = 32'hF880CED8;
parameter val_debug_axim__IT_TRIGIN = 32'h00000000;
parameter mask_debug_axim__IT_TRIGIN = 32'h00000000;

parameter debug_axim__IT_TRIGINACK = 32'hF880CEDC;
parameter val_debug_axim__IT_TRIGINACK = 32'h00000000;
parameter mask_debug_axim__IT_TRIGINACK = 32'h00000001;

parameter debug_axim__IT_ATBDATA = 32'hF880CEEC;
parameter val_debug_axim__IT_ATBDATA = 32'h00000000;
parameter mask_debug_axim__IT_ATBDATA = 32'h0000001F;

parameter debug_axim__IT_ATBSTATUS = 32'hF880CEF0;
parameter val_debug_axim__IT_ATBSTATUS = 32'h00000000;
parameter mask_debug_axim__IT_ATBSTATUS = 32'h00000000;

parameter debug_axim__IT_ATBCTRL1 = 32'hF880CEF4;
parameter val_debug_axim__IT_ATBCTRL1 = 32'h00000000;
parameter mask_debug_axim__IT_ATBCTRL1 = 32'h0000007F;

parameter debug_axim__IT_ATBCTRL0 = 32'hF880CEF8;
parameter val_debug_axim__IT_ATBCTRL0 = 32'h00000000;
parameter mask_debug_axim__IT_ATBCTRL0 = 32'h000003FF;

parameter debug_axim__IT_CTRL = 32'hF880CF00;
parameter val_debug_axim__IT_CTRL = 32'h00000000;
parameter mask_debug_axim__IT_CTRL = 32'h00000001;

parameter debug_axim__CLAIM_SET = 32'hF880CFA0;
parameter val_debug_axim__CLAIM_SET = 32'h00000001;
parameter mask_debug_axim__CLAIM_SET = 32'h0000000F;

parameter debug_axim__CLAIM_CLEAR = 32'hF880CFA4;
parameter val_debug_axim__CLAIM_CLEAR = 32'h00000000;
parameter mask_debug_axim__CLAIM_CLEAR = 32'h0000000F;

parameter debug_axim__LOCK_ACCESS = 32'hF880CFB0;
parameter val_debug_axim__LOCK_ACCESS = 32'h00000000;
parameter mask_debug_axim__LOCK_ACCESS = 32'hFFFFFFFF;

parameter debug_axim__LOCK_STATUS = 32'hF880CFB4;
parameter val_debug_axim__LOCK_STATUS = 32'h00000003;
parameter mask_debug_axim__LOCK_STATUS = 32'h00000007;

parameter debug_axim__AUTH_STATUS = 32'hF880CFB8;
parameter val_debug_axim__AUTH_STATUS = 32'h00000000;
parameter mask_debug_axim__AUTH_STATUS = 32'h00000033;

parameter debug_axim__DEV_ID = 32'hF880CFC8;
parameter val_debug_axim__DEV_ID = 32'h00000000;
parameter mask_debug_axim__DEV_ID = 32'hFFFFFFFF;

parameter debug_axim__DEV_TYPE = 32'hF880CFCC;
parameter val_debug_axim__DEV_TYPE = 32'h00000043;
parameter mask_debug_axim__DEV_TYPE = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID4 = 32'hF880CFD0;
parameter val_debug_axim__PERIPHID4 = 32'h00000003;
parameter mask_debug_axim__PERIPHID4 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID5 = 32'hF880CFD4;
parameter val_debug_axim__PERIPHID5 = 32'h00000000;
parameter mask_debug_axim__PERIPHID5 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID6 = 32'hF880CFD8;
parameter val_debug_axim__PERIPHID6 = 32'h00000000;
parameter mask_debug_axim__PERIPHID6 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID7 = 32'hF880CFDC;
parameter val_debug_axim__PERIPHID7 = 32'h00000000;
parameter mask_debug_axim__PERIPHID7 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID0 = 32'hF880CFE0;
parameter val_debug_axim__PERIPHID0 = 32'h000000B2;
parameter mask_debug_axim__PERIPHID0 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID1 = 32'hF880CFE4;
parameter val_debug_axim__PERIPHID1 = 32'h00000093;
parameter mask_debug_axim__PERIPHID1 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID2 = 32'hF880CFE8;
parameter val_debug_axim__PERIPHID2 = 32'h00000008;
parameter mask_debug_axim__PERIPHID2 = 32'hFFFFFFFF;

parameter debug_axim__PERIPHID3 = 32'hF880CFEC;
parameter val_debug_axim__PERIPHID3 = 32'h00000002;
parameter mask_debug_axim__PERIPHID3 = 32'hFFFFFFFF;

parameter debug_axim__COMPID0 = 32'hF880CFF0;
parameter val_debug_axim__COMPID0 = 32'h0000000D;
parameter mask_debug_axim__COMPID0 = 32'hFFFFFFFF;

parameter debug_axim__COMPID1 = 32'hF880CFF4;
parameter val_debug_axim__COMPID1 = 32'h00000090;
parameter mask_debug_axim__COMPID1 = 32'hFFFFFFFF;

parameter debug_axim__COMPID2 = 32'hF880CFF8;
parameter val_debug_axim__COMPID2 = 32'h00000005;
parameter mask_debug_axim__COMPID2 = 32'hFFFFFFFF;

parameter debug_axim__COMPID3 = 32'hF880CFFC;
parameter val_debug_axim__COMPID3 = 32'h000000B1;
parameter mask_debug_axim__COMPID3 = 32'hFFFFFFFF;


// ************************************************************
//   Module debug_cpu_cti0 cti
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cpu_cti0__CTICONTROL = 32'hF8898000;
parameter val_debug_cpu_cti0__CTICONTROL = 32'h00000000;
parameter mask_debug_cpu_cti0__CTICONTROL = 32'h00000001;

parameter debug_cpu_cti0__CTIINTACK = 32'hF8898010;
parameter val_debug_cpu_cti0__CTIINTACK = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINTACK = 32'h000000FF;

parameter debug_cpu_cti0__CTIAPPSET = 32'hF8898014;
parameter val_debug_cpu_cti0__CTIAPPSET = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIAPPSET = 32'h0000000F;

parameter debug_cpu_cti0__CTIAPPCLEAR = 32'hF8898018;
parameter val_debug_cpu_cti0__CTIAPPCLEAR = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIAPPCLEAR = 32'h0000000F;

parameter debug_cpu_cti0__CTIAPPPULSE = 32'hF889801C;
parameter val_debug_cpu_cti0__CTIAPPPULSE = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIAPPPULSE = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN0 = 32'hF8898020;
parameter val_debug_cpu_cti0__CTIINEN0 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN0 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN1 = 32'hF8898024;
parameter val_debug_cpu_cti0__CTIINEN1 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN1 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN2 = 32'hF8898028;
parameter val_debug_cpu_cti0__CTIINEN2 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN2 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN3 = 32'hF889802C;
parameter val_debug_cpu_cti0__CTIINEN3 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN3 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN4 = 32'hF8898030;
parameter val_debug_cpu_cti0__CTIINEN4 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN4 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN5 = 32'hF8898034;
parameter val_debug_cpu_cti0__CTIINEN5 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN5 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN6 = 32'hF8898038;
parameter val_debug_cpu_cti0__CTIINEN6 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN6 = 32'h0000000F;

parameter debug_cpu_cti0__CTIINEN7 = 32'hF889803C;
parameter val_debug_cpu_cti0__CTIINEN7 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIINEN7 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN0 = 32'hF88980A0;
parameter val_debug_cpu_cti0__CTIOUTEN0 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN0 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN1 = 32'hF88980A4;
parameter val_debug_cpu_cti0__CTIOUTEN1 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN1 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN2 = 32'hF88980A8;
parameter val_debug_cpu_cti0__CTIOUTEN2 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN2 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN3 = 32'hF88980AC;
parameter val_debug_cpu_cti0__CTIOUTEN3 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN3 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN4 = 32'hF88980B0;
parameter val_debug_cpu_cti0__CTIOUTEN4 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN4 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN5 = 32'hF88980B4;
parameter val_debug_cpu_cti0__CTIOUTEN5 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN5 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN6 = 32'hF88980B8;
parameter val_debug_cpu_cti0__CTIOUTEN6 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN6 = 32'h0000000F;

parameter debug_cpu_cti0__CTIOUTEN7 = 32'hF88980BC;
parameter val_debug_cpu_cti0__CTIOUTEN7 = 32'h00000000;
parameter mask_debug_cpu_cti0__CTIOUTEN7 = 32'h0000000F;

parameter debug_cpu_cti0__CTITRIGINSTATUS = 32'hF8898130;
parameter val_debug_cpu_cti0__CTITRIGINSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti0__CTITRIGINSTATUS = 32'h00000000;

parameter debug_cpu_cti0__CTITRIGOUTSTATUS = 32'hF8898134;
parameter val_debug_cpu_cti0__CTITRIGOUTSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti0__CTITRIGOUTSTATUS = 32'h000000FF;

parameter debug_cpu_cti0__CTICHINSTATUS = 32'hF8898138;
parameter val_debug_cpu_cti0__CTICHINSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti0__CTICHINSTATUS = 32'h00000000;

parameter debug_cpu_cti0__CTICHOUTSTATUS = 32'hF889813C;
parameter val_debug_cpu_cti0__CTICHOUTSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti0__CTICHOUTSTATUS = 32'h0000000F;

parameter debug_cpu_cti0__CTIGATE = 32'hF8898140;
parameter val_debug_cpu_cti0__CTIGATE = 32'h0000000F;
parameter mask_debug_cpu_cti0__CTIGATE = 32'h0000000F;

parameter debug_cpu_cti0__ASICCTL = 32'hF8898144;
parameter val_debug_cpu_cti0__ASICCTL = 32'h00000000;
parameter mask_debug_cpu_cti0__ASICCTL = 32'h000000FF;

parameter debug_cpu_cti0__ITCHINACK = 32'hF8898EDC;
parameter val_debug_cpu_cti0__ITCHINACK = 32'h00000000;
parameter mask_debug_cpu_cti0__ITCHINACK = 32'h0000000F;

parameter debug_cpu_cti0__ITTRIGINACK = 32'hF8898EE0;
parameter val_debug_cpu_cti0__ITTRIGINACK = 32'h00000000;
parameter mask_debug_cpu_cti0__ITTRIGINACK = 32'h000000FF;

parameter debug_cpu_cti0__ITCHOUT = 32'hF8898EE4;
parameter val_debug_cpu_cti0__ITCHOUT = 32'h00000000;
parameter mask_debug_cpu_cti0__ITCHOUT = 32'h0000000F;

parameter debug_cpu_cti0__ITTRIGOUT = 32'hF8898EE8;
parameter val_debug_cpu_cti0__ITTRIGOUT = 32'h00000000;
parameter mask_debug_cpu_cti0__ITTRIGOUT = 32'h000000FF;

parameter debug_cpu_cti0__ITCHOUTACK = 32'hF8898EEC;
parameter val_debug_cpu_cti0__ITCHOUTACK = 32'h00000000;
parameter mask_debug_cpu_cti0__ITCHOUTACK = 32'h0000000F;

parameter debug_cpu_cti0__ITTRIGOUTACK = 32'hF8898EF0;
parameter val_debug_cpu_cti0__ITTRIGOUTACK = 32'h00000000;
parameter mask_debug_cpu_cti0__ITTRIGOUTACK = 32'h000000FF;

parameter debug_cpu_cti0__ITCHIN = 32'hF8898EF4;
parameter val_debug_cpu_cti0__ITCHIN = 32'h00000000;
parameter mask_debug_cpu_cti0__ITCHIN = 32'h0000000F;

parameter debug_cpu_cti0__ITTRIGIN = 32'hF8898EF8;
parameter val_debug_cpu_cti0__ITTRIGIN = 32'h00000000;
parameter mask_debug_cpu_cti0__ITTRIGIN = 32'h000000FF;

parameter debug_cpu_cti0__ITCTRL = 32'hF8898F00;
parameter val_debug_cpu_cti0__ITCTRL = 32'h00000000;
parameter mask_debug_cpu_cti0__ITCTRL = 32'h00000001;

parameter debug_cpu_cti0__CTSR = 32'hF8898FA0;
parameter val_debug_cpu_cti0__CTSR = 32'h0000000F;
parameter mask_debug_cpu_cti0__CTSR = 32'h0000000F;

parameter debug_cpu_cti0__CTCR = 32'hF8898FA4;
parameter val_debug_cpu_cti0__CTCR = 32'h00000000;
parameter mask_debug_cpu_cti0__CTCR = 32'h0000000F;

parameter debug_cpu_cti0__LAR = 32'hF8898FB0;
parameter val_debug_cpu_cti0__LAR = 32'h00000000;
parameter mask_debug_cpu_cti0__LAR = 32'hFFFFFFFF;

parameter debug_cpu_cti0__LSR = 32'hF8898FB4;
parameter val_debug_cpu_cti0__LSR = 32'h00000003;
parameter mask_debug_cpu_cti0__LSR = 32'h00000007;

parameter debug_cpu_cti0__ASR = 32'hF8898FB8;
parameter val_debug_cpu_cti0__ASR = 32'h00000005;
parameter mask_debug_cpu_cti0__ASR = 32'h00000005;

parameter debug_cpu_cti0__DEVID = 32'hF8898FC8;
parameter val_debug_cpu_cti0__DEVID = 32'h00040800;
parameter mask_debug_cpu_cti0__DEVID = 32'h000FFFFF;

parameter debug_cpu_cti0__DTIR = 32'hF8898FCC;
parameter val_debug_cpu_cti0__DTIR = 32'h00000014;
parameter mask_debug_cpu_cti0__DTIR = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID4 = 32'hF8898FD0;
parameter val_debug_cpu_cti0__PERIPHID4 = 32'h00000004;
parameter mask_debug_cpu_cti0__PERIPHID4 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID5 = 32'hF8898FD4;
parameter val_debug_cpu_cti0__PERIPHID5 = 32'h00000000;
parameter mask_debug_cpu_cti0__PERIPHID5 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID6 = 32'hF8898FD8;
parameter val_debug_cpu_cti0__PERIPHID6 = 32'h00000000;
parameter mask_debug_cpu_cti0__PERIPHID6 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID7 = 32'hF8898FDC;
parameter val_debug_cpu_cti0__PERIPHID7 = 32'h00000000;
parameter mask_debug_cpu_cti0__PERIPHID7 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID0 = 32'hF8898FE0;
parameter val_debug_cpu_cti0__PERIPHID0 = 32'h00000006;
parameter mask_debug_cpu_cti0__PERIPHID0 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID1 = 32'hF8898FE4;
parameter val_debug_cpu_cti0__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cpu_cti0__PERIPHID1 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID2 = 32'hF8898FE8;
parameter val_debug_cpu_cti0__PERIPHID2 = 32'h0000002B;
parameter mask_debug_cpu_cti0__PERIPHID2 = 32'h000000FF;

parameter debug_cpu_cti0__PERIPHID3 = 32'hF8898FEC;
parameter val_debug_cpu_cti0__PERIPHID3 = 32'h00000000;
parameter mask_debug_cpu_cti0__PERIPHID3 = 32'h000000FF;

parameter debug_cpu_cti0__COMPID0 = 32'hF8898FF0;
parameter val_debug_cpu_cti0__COMPID0 = 32'h0000000D;
parameter mask_debug_cpu_cti0__COMPID0 = 32'h000000FF;

parameter debug_cpu_cti0__COMPID1 = 32'hF8898FF4;
parameter val_debug_cpu_cti0__COMPID1 = 32'h00000090;
parameter mask_debug_cpu_cti0__COMPID1 = 32'h000000FF;

parameter debug_cpu_cti0__COMPID2 = 32'hF8898FF8;
parameter val_debug_cpu_cti0__COMPID2 = 32'h00000005;
parameter mask_debug_cpu_cti0__COMPID2 = 32'h000000FF;

parameter debug_cpu_cti0__COMPID3 = 32'hF8898FFC;
parameter val_debug_cpu_cti0__COMPID3 = 32'h000000B1;
parameter mask_debug_cpu_cti0__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_cpu_cti1 cti
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cpu_cti1__CTICONTROL = 32'hF8899000;
parameter val_debug_cpu_cti1__CTICONTROL = 32'h00000000;
parameter mask_debug_cpu_cti1__CTICONTROL = 32'h00000001;

parameter debug_cpu_cti1__CTIINTACK = 32'hF8899010;
parameter val_debug_cpu_cti1__CTIINTACK = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINTACK = 32'h000000FF;

parameter debug_cpu_cti1__CTIAPPSET = 32'hF8899014;
parameter val_debug_cpu_cti1__CTIAPPSET = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIAPPSET = 32'h0000000F;

parameter debug_cpu_cti1__CTIAPPCLEAR = 32'hF8899018;
parameter val_debug_cpu_cti1__CTIAPPCLEAR = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIAPPCLEAR = 32'h0000000F;

parameter debug_cpu_cti1__CTIAPPPULSE = 32'hF889901C;
parameter val_debug_cpu_cti1__CTIAPPPULSE = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIAPPPULSE = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN0 = 32'hF8899020;
parameter val_debug_cpu_cti1__CTIINEN0 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN0 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN1 = 32'hF8899024;
parameter val_debug_cpu_cti1__CTIINEN1 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN1 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN2 = 32'hF8899028;
parameter val_debug_cpu_cti1__CTIINEN2 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN2 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN3 = 32'hF889902C;
parameter val_debug_cpu_cti1__CTIINEN3 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN3 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN4 = 32'hF8899030;
parameter val_debug_cpu_cti1__CTIINEN4 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN4 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN5 = 32'hF8899034;
parameter val_debug_cpu_cti1__CTIINEN5 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN5 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN6 = 32'hF8899038;
parameter val_debug_cpu_cti1__CTIINEN6 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN6 = 32'h0000000F;

parameter debug_cpu_cti1__CTIINEN7 = 32'hF889903C;
parameter val_debug_cpu_cti1__CTIINEN7 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIINEN7 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN0 = 32'hF88990A0;
parameter val_debug_cpu_cti1__CTIOUTEN0 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN0 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN1 = 32'hF88990A4;
parameter val_debug_cpu_cti1__CTIOUTEN1 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN1 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN2 = 32'hF88990A8;
parameter val_debug_cpu_cti1__CTIOUTEN2 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN2 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN3 = 32'hF88990AC;
parameter val_debug_cpu_cti1__CTIOUTEN3 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN3 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN4 = 32'hF88990B0;
parameter val_debug_cpu_cti1__CTIOUTEN4 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN4 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN5 = 32'hF88990B4;
parameter val_debug_cpu_cti1__CTIOUTEN5 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN5 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN6 = 32'hF88990B8;
parameter val_debug_cpu_cti1__CTIOUTEN6 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN6 = 32'h0000000F;

parameter debug_cpu_cti1__CTIOUTEN7 = 32'hF88990BC;
parameter val_debug_cpu_cti1__CTIOUTEN7 = 32'h00000000;
parameter mask_debug_cpu_cti1__CTIOUTEN7 = 32'h0000000F;

parameter debug_cpu_cti1__CTITRIGINSTATUS = 32'hF8899130;
parameter val_debug_cpu_cti1__CTITRIGINSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti1__CTITRIGINSTATUS = 32'h00000000;

parameter debug_cpu_cti1__CTITRIGOUTSTATUS = 32'hF8899134;
parameter val_debug_cpu_cti1__CTITRIGOUTSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti1__CTITRIGOUTSTATUS = 32'h000000FF;

parameter debug_cpu_cti1__CTICHINSTATUS = 32'hF8899138;
parameter val_debug_cpu_cti1__CTICHINSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti1__CTICHINSTATUS = 32'h00000000;

parameter debug_cpu_cti1__CTICHOUTSTATUS = 32'hF889913C;
parameter val_debug_cpu_cti1__CTICHOUTSTATUS = 32'h00000000;
parameter mask_debug_cpu_cti1__CTICHOUTSTATUS = 32'h0000000F;

parameter debug_cpu_cti1__CTIGATE = 32'hF8899140;
parameter val_debug_cpu_cti1__CTIGATE = 32'h0000000F;
parameter mask_debug_cpu_cti1__CTIGATE = 32'h0000000F;

parameter debug_cpu_cti1__ASICCTL = 32'hF8899144;
parameter val_debug_cpu_cti1__ASICCTL = 32'h00000000;
parameter mask_debug_cpu_cti1__ASICCTL = 32'h000000FF;

parameter debug_cpu_cti1__ITCHINACK = 32'hF8899EDC;
parameter val_debug_cpu_cti1__ITCHINACK = 32'h00000000;
parameter mask_debug_cpu_cti1__ITCHINACK = 32'h0000000F;

parameter debug_cpu_cti1__ITTRIGINACK = 32'hF8899EE0;
parameter val_debug_cpu_cti1__ITTRIGINACK = 32'h00000000;
parameter mask_debug_cpu_cti1__ITTRIGINACK = 32'h000000FF;

parameter debug_cpu_cti1__ITCHOUT = 32'hF8899EE4;
parameter val_debug_cpu_cti1__ITCHOUT = 32'h00000000;
parameter mask_debug_cpu_cti1__ITCHOUT = 32'h0000000F;

parameter debug_cpu_cti1__ITTRIGOUT = 32'hF8899EE8;
parameter val_debug_cpu_cti1__ITTRIGOUT = 32'h00000000;
parameter mask_debug_cpu_cti1__ITTRIGOUT = 32'h000000FF;

parameter debug_cpu_cti1__ITCHOUTACK = 32'hF8899EEC;
parameter val_debug_cpu_cti1__ITCHOUTACK = 32'h00000000;
parameter mask_debug_cpu_cti1__ITCHOUTACK = 32'h0000000F;

parameter debug_cpu_cti1__ITTRIGOUTACK = 32'hF8899EF0;
parameter val_debug_cpu_cti1__ITTRIGOUTACK = 32'h00000000;
parameter mask_debug_cpu_cti1__ITTRIGOUTACK = 32'h000000FF;

parameter debug_cpu_cti1__ITCHIN = 32'hF8899EF4;
parameter val_debug_cpu_cti1__ITCHIN = 32'h00000000;
parameter mask_debug_cpu_cti1__ITCHIN = 32'h0000000F;

parameter debug_cpu_cti1__ITTRIGIN = 32'hF8899EF8;
parameter val_debug_cpu_cti1__ITTRIGIN = 32'h00000000;
parameter mask_debug_cpu_cti1__ITTRIGIN = 32'h000000FF;

parameter debug_cpu_cti1__ITCTRL = 32'hF8899F00;
parameter val_debug_cpu_cti1__ITCTRL = 32'h00000000;
parameter mask_debug_cpu_cti1__ITCTRL = 32'h00000001;

parameter debug_cpu_cti1__CTSR = 32'hF8899FA0;
parameter val_debug_cpu_cti1__CTSR = 32'h0000000F;
parameter mask_debug_cpu_cti1__CTSR = 32'h0000000F;

parameter debug_cpu_cti1__CTCR = 32'hF8899FA4;
parameter val_debug_cpu_cti1__CTCR = 32'h00000000;
parameter mask_debug_cpu_cti1__CTCR = 32'h0000000F;

parameter debug_cpu_cti1__LAR = 32'hF8899FB0;
parameter val_debug_cpu_cti1__LAR = 32'h00000000;
parameter mask_debug_cpu_cti1__LAR = 32'hFFFFFFFF;

parameter debug_cpu_cti1__LSR = 32'hF8899FB4;
parameter val_debug_cpu_cti1__LSR = 32'h00000003;
parameter mask_debug_cpu_cti1__LSR = 32'h00000007;

parameter debug_cpu_cti1__ASR = 32'hF8899FB8;
parameter val_debug_cpu_cti1__ASR = 32'h00000005;
parameter mask_debug_cpu_cti1__ASR = 32'h00000005;

parameter debug_cpu_cti1__DEVID = 32'hF8899FC8;
parameter val_debug_cpu_cti1__DEVID = 32'h00040800;
parameter mask_debug_cpu_cti1__DEVID = 32'h000FFFFF;

parameter debug_cpu_cti1__DTIR = 32'hF8899FCC;
parameter val_debug_cpu_cti1__DTIR = 32'h00000014;
parameter mask_debug_cpu_cti1__DTIR = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID4 = 32'hF8899FD0;
parameter val_debug_cpu_cti1__PERIPHID4 = 32'h00000004;
parameter mask_debug_cpu_cti1__PERIPHID4 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID5 = 32'hF8899FD4;
parameter val_debug_cpu_cti1__PERIPHID5 = 32'h00000000;
parameter mask_debug_cpu_cti1__PERIPHID5 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID6 = 32'hF8899FD8;
parameter val_debug_cpu_cti1__PERIPHID6 = 32'h00000000;
parameter mask_debug_cpu_cti1__PERIPHID6 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID7 = 32'hF8899FDC;
parameter val_debug_cpu_cti1__PERIPHID7 = 32'h00000000;
parameter mask_debug_cpu_cti1__PERIPHID7 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID0 = 32'hF8899FE0;
parameter val_debug_cpu_cti1__PERIPHID0 = 32'h00000006;
parameter mask_debug_cpu_cti1__PERIPHID0 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID1 = 32'hF8899FE4;
parameter val_debug_cpu_cti1__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cpu_cti1__PERIPHID1 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID2 = 32'hF8899FE8;
parameter val_debug_cpu_cti1__PERIPHID2 = 32'h0000002B;
parameter mask_debug_cpu_cti1__PERIPHID2 = 32'h000000FF;

parameter debug_cpu_cti1__PERIPHID3 = 32'hF8899FEC;
parameter val_debug_cpu_cti1__PERIPHID3 = 32'h00000000;
parameter mask_debug_cpu_cti1__PERIPHID3 = 32'h000000FF;

parameter debug_cpu_cti1__COMPID0 = 32'hF8899FF0;
parameter val_debug_cpu_cti1__COMPID0 = 32'h0000000D;
parameter mask_debug_cpu_cti1__COMPID0 = 32'h000000FF;

parameter debug_cpu_cti1__COMPID1 = 32'hF8899FF4;
parameter val_debug_cpu_cti1__COMPID1 = 32'h00000090;
parameter mask_debug_cpu_cti1__COMPID1 = 32'h000000FF;

parameter debug_cpu_cti1__COMPID2 = 32'hF8899FF8;
parameter val_debug_cpu_cti1__COMPID2 = 32'h00000005;
parameter mask_debug_cpu_cti1__COMPID2 = 32'h000000FF;

parameter debug_cpu_cti1__COMPID3 = 32'hF8899FFC;
parameter val_debug_cpu_cti1__COMPID3 = 32'h000000B1;
parameter mask_debug_cpu_cti1__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_cpu_pmu0 cortexa9_pmu
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cpu_pmu0__PMXEVCNTR0 = 32'hF8891000;
parameter val_debug_cpu_pmu0__PMXEVCNTR0 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVCNTR0 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVCNTR1 = 32'hF8891004;
parameter val_debug_cpu_pmu0__PMXEVCNTR1 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVCNTR1 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVCNTR2 = 32'hF8891008;
parameter val_debug_cpu_pmu0__PMXEVCNTR2 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVCNTR2 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVCNTR3 = 32'hF889100C;
parameter val_debug_cpu_pmu0__PMXEVCNTR3 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVCNTR3 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVCNTR4 = 32'hF8891010;
parameter val_debug_cpu_pmu0__PMXEVCNTR4 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVCNTR4 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVCNTR5 = 32'hF8891014;
parameter val_debug_cpu_pmu0__PMXEVCNTR5 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVCNTR5 = 32'h00000000;

parameter debug_cpu_pmu0__PMCCNTR = 32'hF889107C;
parameter val_debug_cpu_pmu0__PMCCNTR = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMCCNTR = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVTYPER0 = 32'hF8891400;
parameter val_debug_cpu_pmu0__PMXEVTYPER0 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVTYPER0 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVTYPER1 = 32'hF8891404;
parameter val_debug_cpu_pmu0__PMXEVTYPER1 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVTYPER1 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVTYPER2 = 32'hF8891408;
parameter val_debug_cpu_pmu0__PMXEVTYPER2 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVTYPER2 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVTYPER3 = 32'hF889140C;
parameter val_debug_cpu_pmu0__PMXEVTYPER3 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVTYPER3 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVTYPER4 = 32'hF8891410;
parameter val_debug_cpu_pmu0__PMXEVTYPER4 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVTYPER4 = 32'h00000000;

parameter debug_cpu_pmu0__PMXEVTYPER5 = 32'hF8891414;
parameter val_debug_cpu_pmu0__PMXEVTYPER5 = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMXEVTYPER5 = 32'h00000000;

parameter debug_cpu_pmu0__PMCNTENSET = 32'hF8891C00;
parameter val_debug_cpu_pmu0__PMCNTENSET = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMCNTENSET = 32'hFFFFFFFF;

parameter debug_cpu_pmu0__PMCNTENCLR = 32'hF8891C20;
parameter val_debug_cpu_pmu0__PMCNTENCLR = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMCNTENCLR = 32'hFFFFFFFF;

parameter debug_cpu_pmu0__PMINTENSET = 32'hF8891C40;
parameter val_debug_cpu_pmu0__PMINTENSET = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMINTENSET = 32'hFFFFFFFF;

parameter debug_cpu_pmu0__PMINTENCLR = 32'hF8891C60;
parameter val_debug_cpu_pmu0__PMINTENCLR = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMINTENCLR = 32'hFFFFFFFF;

parameter debug_cpu_pmu0__PMOVSR = 32'hF8891C80;
parameter val_debug_cpu_pmu0__PMOVSR = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMOVSR = 32'h00000000;

parameter debug_cpu_pmu0__PMSWINC = 32'hF8891CA0;
parameter val_debug_cpu_pmu0__PMSWINC = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMSWINC = 32'h00000000;

parameter debug_cpu_pmu0__PMCR = 32'hF8891E04;
parameter val_debug_cpu_pmu0__PMCR = 32'h41093000;
parameter mask_debug_cpu_pmu0__PMCR = 32'hFFFFFFFF;

parameter debug_cpu_pmu0__PMUSERENR = 32'hF8891E08;
parameter val_debug_cpu_pmu0__PMUSERENR = 32'h00000000;
parameter mask_debug_cpu_pmu0__PMUSERENR = 32'hFFFFFFFF;


// ************************************************************
//   Module debug_cpu_pmu1 cortexa9_pmu
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cpu_pmu1__PMXEVCNTR0 = 32'hF8893000;
parameter val_debug_cpu_pmu1__PMXEVCNTR0 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVCNTR0 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVCNTR1 = 32'hF8893004;
parameter val_debug_cpu_pmu1__PMXEVCNTR1 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVCNTR1 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVCNTR2 = 32'hF8893008;
parameter val_debug_cpu_pmu1__PMXEVCNTR2 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVCNTR2 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVCNTR3 = 32'hF889300C;
parameter val_debug_cpu_pmu1__PMXEVCNTR3 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVCNTR3 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVCNTR4 = 32'hF8893010;
parameter val_debug_cpu_pmu1__PMXEVCNTR4 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVCNTR4 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVCNTR5 = 32'hF8893014;
parameter val_debug_cpu_pmu1__PMXEVCNTR5 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVCNTR5 = 32'h00000000;

parameter debug_cpu_pmu1__PMCCNTR = 32'hF889307C;
parameter val_debug_cpu_pmu1__PMCCNTR = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMCCNTR = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVTYPER0 = 32'hF8893400;
parameter val_debug_cpu_pmu1__PMXEVTYPER0 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVTYPER0 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVTYPER1 = 32'hF8893404;
parameter val_debug_cpu_pmu1__PMXEVTYPER1 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVTYPER1 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVTYPER2 = 32'hF8893408;
parameter val_debug_cpu_pmu1__PMXEVTYPER2 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVTYPER2 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVTYPER3 = 32'hF889340C;
parameter val_debug_cpu_pmu1__PMXEVTYPER3 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVTYPER3 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVTYPER4 = 32'hF8893410;
parameter val_debug_cpu_pmu1__PMXEVTYPER4 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVTYPER4 = 32'h00000000;

parameter debug_cpu_pmu1__PMXEVTYPER5 = 32'hF8893414;
parameter val_debug_cpu_pmu1__PMXEVTYPER5 = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMXEVTYPER5 = 32'h00000000;

parameter debug_cpu_pmu1__PMCNTENSET = 32'hF8893C00;
parameter val_debug_cpu_pmu1__PMCNTENSET = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMCNTENSET = 32'hFFFFFFFF;

parameter debug_cpu_pmu1__PMCNTENCLR = 32'hF8893C20;
parameter val_debug_cpu_pmu1__PMCNTENCLR = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMCNTENCLR = 32'hFFFFFFFF;

parameter debug_cpu_pmu1__PMINTENSET = 32'hF8893C40;
parameter val_debug_cpu_pmu1__PMINTENSET = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMINTENSET = 32'hFFFFFFFF;

parameter debug_cpu_pmu1__PMINTENCLR = 32'hF8893C60;
parameter val_debug_cpu_pmu1__PMINTENCLR = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMINTENCLR = 32'hFFFFFFFF;

parameter debug_cpu_pmu1__PMOVSR = 32'hF8893C80;
parameter val_debug_cpu_pmu1__PMOVSR = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMOVSR = 32'h00000000;

parameter debug_cpu_pmu1__PMSWINC = 32'hF8893CA0;
parameter val_debug_cpu_pmu1__PMSWINC = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMSWINC = 32'h00000000;

parameter debug_cpu_pmu1__PMCR = 32'hF8893E04;
parameter val_debug_cpu_pmu1__PMCR = 32'h41093000;
parameter mask_debug_cpu_pmu1__PMCR = 32'hFFFFFFFF;

parameter debug_cpu_pmu1__PMUSERENR = 32'hF8893E08;
parameter val_debug_cpu_pmu1__PMUSERENR = 32'h00000000;
parameter mask_debug_cpu_pmu1__PMUSERENR = 32'hFFFFFFFF;


// ************************************************************
//   Module debug_cpu_ptm0 ptm
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cpu_ptm0__ETMCR = 32'hF889C000;
parameter val_debug_cpu_ptm0__ETMCR = 32'h00000400;
parameter mask_debug_cpu_ptm0__ETMCR = 32'h3FFFFFFF;

parameter debug_cpu_ptm0__ETMCCR = 32'hF889C004;
parameter val_debug_cpu_ptm0__ETMCCR = 32'h8D294004;
parameter mask_debug_cpu_ptm0__ETMCCR = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMTRIGGER = 32'hF889C008;
parameter val_debug_cpu_ptm0__ETMTRIGGER = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMTRIGGER = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSR = 32'hF889C010;
parameter val_debug_cpu_ptm0__ETMSR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSR = 32'h0000000F;

parameter debug_cpu_ptm0__ETMSCR = 32'hF889C014;
parameter val_debug_cpu_ptm0__ETMSCR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSCR = 32'h00007FFF;

parameter debug_cpu_ptm0__ETMTSSCR = 32'hF889C018;
parameter val_debug_cpu_ptm0__ETMTSSCR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMTSSCR = 32'h00FFFFFF;

parameter debug_cpu_ptm0__ETMTECR1 = 32'hF889C024;
parameter val_debug_cpu_ptm0__ETMTECR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMTECR1 = 32'h03FFFFFF;

parameter debug_cpu_ptm0__ETMACVR1 = 32'hF889C040;
parameter val_debug_cpu_ptm0__ETMACVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR1 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR2 = 32'hF889C044;
parameter val_debug_cpu_ptm0__ETMACVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR2 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR3 = 32'hF889C048;
parameter val_debug_cpu_ptm0__ETMACVR3 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR3 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR4 = 32'hF889C04C;
parameter val_debug_cpu_ptm0__ETMACVR4 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR4 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR5 = 32'hF889C050;
parameter val_debug_cpu_ptm0__ETMACVR5 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR5 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR6 = 32'hF889C054;
parameter val_debug_cpu_ptm0__ETMACVR6 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR6 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR7 = 32'hF889C058;
parameter val_debug_cpu_ptm0__ETMACVR7 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR7 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACVR8 = 32'hF889C05C;
parameter val_debug_cpu_ptm0__ETMACVR8 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMACVR8 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMACTR1 = 32'hF889C080;
parameter val_debug_cpu_ptm0__ETMACTR1 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR1 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR2 = 32'hF889C084;
parameter val_debug_cpu_ptm0__ETMACTR2 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR2 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR3 = 32'hF889C088;
parameter val_debug_cpu_ptm0__ETMACTR3 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR3 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR4 = 32'hF889C08C;
parameter val_debug_cpu_ptm0__ETMACTR4 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR4 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR5 = 32'hF889C090;
parameter val_debug_cpu_ptm0__ETMACTR5 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR5 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR6 = 32'hF889C094;
parameter val_debug_cpu_ptm0__ETMACTR6 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR6 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR7 = 32'hF889C098;
parameter val_debug_cpu_ptm0__ETMACTR7 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR7 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMACTR8 = 32'hF889C09C;
parameter val_debug_cpu_ptm0__ETMACTR8 = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMACTR8 = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMCNTRLDVR1 = 32'hF889C140;
parameter val_debug_cpu_ptm0__ETMCNTRLDVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCNTRLDVR1 = 32'h0000FFFF;

parameter debug_cpu_ptm0__ETMCNTRLDVR2 = 32'hF889C144;
parameter val_debug_cpu_ptm0__ETMCNTRLDVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCNTRLDVR2 = 32'h0000FFFF;

parameter debug_cpu_ptm0__ETMCNTENR1 = 32'hF889C150;
parameter val_debug_cpu_ptm0__ETMCNTENR1 = 32'h00020000;
parameter mask_debug_cpu_ptm0__ETMCNTENR1 = 32'h0003FFFF;

parameter debug_cpu_ptm0__ETMCNTENR2 = 32'hF889C154;
parameter val_debug_cpu_ptm0__ETMCNTENR2 = 32'h00020000;
parameter mask_debug_cpu_ptm0__ETMCNTENR2 = 32'h0003FFFF;

parameter debug_cpu_ptm0__ETMCNTRLDEVR1 = 32'hF889C160;
parameter val_debug_cpu_ptm0__ETMCNTRLDEVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCNTRLDEVR1 = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMCNTRLDEVR2 = 32'hF889C164;
parameter val_debug_cpu_ptm0__ETMCNTRLDEVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCNTRLDEVR2 = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMCNTVR1 = 32'hF889C170;
parameter val_debug_cpu_ptm0__ETMCNTVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCNTVR1 = 32'h0000FFFF;

parameter debug_cpu_ptm0__ETMCNTVR2 = 32'hF889C174;
parameter val_debug_cpu_ptm0__ETMCNTVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCNTVR2 = 32'h0000FFFF;

parameter debug_cpu_ptm0__ETMSQ12EVR = 32'hF889C180;
parameter val_debug_cpu_ptm0__ETMSQ12EVR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQ12EVR = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSQ21EVR = 32'hF889C184;
parameter val_debug_cpu_ptm0__ETMSQ21EVR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQ21EVR = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSQ23EVR = 32'hF889C188;
parameter val_debug_cpu_ptm0__ETMSQ23EVR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQ23EVR = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSQ31EVR = 32'hF889C18C;
parameter val_debug_cpu_ptm0__ETMSQ31EVR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQ31EVR = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSQ32EVR = 32'hF889C190;
parameter val_debug_cpu_ptm0__ETMSQ32EVR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQ32EVR = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSQ13EVR = 32'hF889C194;
parameter val_debug_cpu_ptm0__ETMSQ13EVR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQ13EVR = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMSQR = 32'hF889C19C;
parameter val_debug_cpu_ptm0__ETMSQR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMSQR = 32'h00000003;

parameter debug_cpu_ptm0__ETMEXTOUTEVR1 = 32'hF889C1A0;
parameter val_debug_cpu_ptm0__ETMEXTOUTEVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMEXTOUTEVR1 = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMEXTOUTEVR2 = 32'hF889C1A4;
parameter val_debug_cpu_ptm0__ETMEXTOUTEVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMEXTOUTEVR2 = 32'h0001FFFF;

parameter debug_cpu_ptm0__ETMCIDCVR1 = 32'hF889C1B0;
parameter val_debug_cpu_ptm0__ETMCIDCVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCIDCVR1 = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMCIDCMR = 32'hF889C1BC;
parameter val_debug_cpu_ptm0__ETMCIDCMR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMCIDCMR = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMSYNCFR = 32'hF889C1E0;
parameter val_debug_cpu_ptm0__ETMSYNCFR = 32'h00000400;
parameter mask_debug_cpu_ptm0__ETMSYNCFR = 32'h00000FFF;

parameter debug_cpu_ptm0__ETMIDR = 32'hF889C1E4;
parameter val_debug_cpu_ptm0__ETMIDR = 32'h411CF300;
parameter mask_debug_cpu_ptm0__ETMIDR = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMCCER = 32'hF889C1E8;
parameter val_debug_cpu_ptm0__ETMCCER = 32'h00C019A2;
parameter mask_debug_cpu_ptm0__ETMCCER = 32'h03FFFFFF;

parameter debug_cpu_ptm0__ETMEXTINSELR = 32'hF889C1EC;
parameter val_debug_cpu_ptm0__ETMEXTINSELR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMEXTINSELR = 32'h00003FFF;

parameter debug_cpu_ptm0__ETMAUXCR = 32'hF889C1FC;
parameter val_debug_cpu_ptm0__ETMAUXCR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMAUXCR = 32'h0000000F;

parameter debug_cpu_ptm0__ETMTRACEIDR = 32'hF889C200;
parameter val_debug_cpu_ptm0__ETMTRACEIDR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMTRACEIDR = 32'h0000007F;

parameter debug_cpu_ptm0__OSLSR = 32'hF889C304;
parameter val_debug_cpu_ptm0__OSLSR = 32'h00000000;
parameter mask_debug_cpu_ptm0__OSLSR = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ETMPDSR = 32'hF889C314;
parameter val_debug_cpu_ptm0__ETMPDSR = 32'h00000001;
parameter mask_debug_cpu_ptm0__ETMPDSR = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__ITMISCOUT = 32'hF889CEDC;
parameter val_debug_cpu_ptm0__ITMISCOUT = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITMISCOUT = 32'h000003FF;

parameter debug_cpu_ptm0__ITMISCIN = 32'hF889CEE0;
parameter val_debug_cpu_ptm0__ITMISCIN = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITMISCIN = 32'h00000020;

parameter debug_cpu_ptm0__ITTRIGGER = 32'hF889CEE8;
parameter val_debug_cpu_ptm0__ITTRIGGER = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITTRIGGER = 32'h00000001;

parameter debug_cpu_ptm0__ITATBDATA0 = 32'hF889CEEC;
parameter val_debug_cpu_ptm0__ITATBDATA0 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITATBDATA0 = 32'h0000001F;

parameter debug_cpu_ptm0__ITATBCTR2 = 32'hF889CEF0;
parameter val_debug_cpu_ptm0__ITATBCTR2 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITATBCTR2 = 32'h00000000;

parameter debug_cpu_ptm0__ITATBID = 32'hF889CEF4;
parameter val_debug_cpu_ptm0__ITATBID = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITATBID = 32'h0000007F;

parameter debug_cpu_ptm0__ITATBCTR0 = 32'hF889CEF8;
parameter val_debug_cpu_ptm0__ITATBCTR0 = 32'h00000000;
parameter mask_debug_cpu_ptm0__ITATBCTR0 = 32'h000003FF;

parameter debug_cpu_ptm0__ETMITCTRL = 32'hF889CF00;
parameter val_debug_cpu_ptm0__ETMITCTRL = 32'h00000000;
parameter mask_debug_cpu_ptm0__ETMITCTRL = 32'h00000001;

parameter debug_cpu_ptm0__CTSR = 32'hF889CFA0;
parameter val_debug_cpu_ptm0__CTSR = 32'h000000FF;
parameter mask_debug_cpu_ptm0__CTSR = 32'h000000FF;

parameter debug_cpu_ptm0__CTCR = 32'hF889CFA4;
parameter val_debug_cpu_ptm0__CTCR = 32'h00000000;
parameter mask_debug_cpu_ptm0__CTCR = 32'h000000FF;

parameter debug_cpu_ptm0__LAR = 32'hF889CFB0;
parameter val_debug_cpu_ptm0__LAR = 32'h00000000;
parameter mask_debug_cpu_ptm0__LAR = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__LSR = 32'hF889CFB4;
parameter val_debug_cpu_ptm0__LSR = 32'h00000003;
parameter mask_debug_cpu_ptm0__LSR = 32'h00000007;

parameter debug_cpu_ptm0__ASR = 32'hF889CFB8;
parameter val_debug_cpu_ptm0__ASR = 32'h00000000;
parameter mask_debug_cpu_ptm0__ASR = 32'h000000F3;

parameter debug_cpu_ptm0__DEVID = 32'hF889CFC8;
parameter val_debug_cpu_ptm0__DEVID = 32'h00000000;
parameter mask_debug_cpu_ptm0__DEVID = 32'hFFFFFFFF;

parameter debug_cpu_ptm0__DTIR = 32'hF889CFCC;
parameter val_debug_cpu_ptm0__DTIR = 32'h00000013;
parameter mask_debug_cpu_ptm0__DTIR = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID4 = 32'hF889CFD0;
parameter val_debug_cpu_ptm0__PERIPHID4 = 32'h00000004;
parameter mask_debug_cpu_ptm0__PERIPHID4 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID5 = 32'hF889CFD4;
parameter val_debug_cpu_ptm0__PERIPHID5 = 32'h00000000;
parameter mask_debug_cpu_ptm0__PERIPHID5 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID6 = 32'hF889CFD8;
parameter val_debug_cpu_ptm0__PERIPHID6 = 32'h00000000;
parameter mask_debug_cpu_ptm0__PERIPHID6 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID7 = 32'hF889CFDC;
parameter val_debug_cpu_ptm0__PERIPHID7 = 32'h00000000;
parameter mask_debug_cpu_ptm0__PERIPHID7 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID0 = 32'hF889CFE0;
parameter val_debug_cpu_ptm0__PERIPHID0 = 32'h00000050;
parameter mask_debug_cpu_ptm0__PERIPHID0 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID1 = 32'hF889CFE4;
parameter val_debug_cpu_ptm0__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cpu_ptm0__PERIPHID1 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID2 = 32'hF889CFE8;
parameter val_debug_cpu_ptm0__PERIPHID2 = 32'h0000001B;
parameter mask_debug_cpu_ptm0__PERIPHID2 = 32'h000000FF;

parameter debug_cpu_ptm0__PERIPHID3 = 32'hF889CFEC;
parameter val_debug_cpu_ptm0__PERIPHID3 = 32'h00000000;
parameter mask_debug_cpu_ptm0__PERIPHID3 = 32'h000000FF;

parameter debug_cpu_ptm0__COMPID0 = 32'hF889CFF0;
parameter val_debug_cpu_ptm0__COMPID0 = 32'h0000000D;
parameter mask_debug_cpu_ptm0__COMPID0 = 32'h000000FF;

parameter debug_cpu_ptm0__COMPID1 = 32'hF889CFF4;
parameter val_debug_cpu_ptm0__COMPID1 = 32'h00000090;
parameter mask_debug_cpu_ptm0__COMPID1 = 32'h000000FF;

parameter debug_cpu_ptm0__COMPID2 = 32'hF889CFF8;
parameter val_debug_cpu_ptm0__COMPID2 = 32'h00000005;
parameter mask_debug_cpu_ptm0__COMPID2 = 32'h000000FF;

parameter debug_cpu_ptm0__COMPID3 = 32'hF889CFFC;
parameter val_debug_cpu_ptm0__COMPID3 = 32'h000000B1;
parameter mask_debug_cpu_ptm0__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_cpu_ptm1 ptm
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cpu_ptm1__ETMCR = 32'hF889D000;
parameter val_debug_cpu_ptm1__ETMCR = 32'h00000400;
parameter mask_debug_cpu_ptm1__ETMCR = 32'h3FFFFFFF;

parameter debug_cpu_ptm1__ETMCCR = 32'hF889D004;
parameter val_debug_cpu_ptm1__ETMCCR = 32'h8D294004;
parameter mask_debug_cpu_ptm1__ETMCCR = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMTRIGGER = 32'hF889D008;
parameter val_debug_cpu_ptm1__ETMTRIGGER = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMTRIGGER = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSR = 32'hF889D010;
parameter val_debug_cpu_ptm1__ETMSR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSR = 32'h0000000F;

parameter debug_cpu_ptm1__ETMSCR = 32'hF889D014;
parameter val_debug_cpu_ptm1__ETMSCR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSCR = 32'h00007FFF;

parameter debug_cpu_ptm1__ETMTSSCR = 32'hF889D018;
parameter val_debug_cpu_ptm1__ETMTSSCR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMTSSCR = 32'h00FFFFFF;

parameter debug_cpu_ptm1__ETMTECR1 = 32'hF889D024;
parameter val_debug_cpu_ptm1__ETMTECR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMTECR1 = 32'h03FFFFFF;

parameter debug_cpu_ptm1__ETMACVR1 = 32'hF889D040;
parameter val_debug_cpu_ptm1__ETMACVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR1 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR2 = 32'hF889D044;
parameter val_debug_cpu_ptm1__ETMACVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR2 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR3 = 32'hF889D048;
parameter val_debug_cpu_ptm1__ETMACVR3 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR3 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR4 = 32'hF889D04C;
parameter val_debug_cpu_ptm1__ETMACVR4 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR4 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR5 = 32'hF889D050;
parameter val_debug_cpu_ptm1__ETMACVR5 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR5 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR6 = 32'hF889D054;
parameter val_debug_cpu_ptm1__ETMACVR6 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR6 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR7 = 32'hF889D058;
parameter val_debug_cpu_ptm1__ETMACVR7 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR7 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACVR8 = 32'hF889D05C;
parameter val_debug_cpu_ptm1__ETMACVR8 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMACVR8 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMACTR1 = 32'hF889D080;
parameter val_debug_cpu_ptm1__ETMACTR1 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR1 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR2 = 32'hF889D084;
parameter val_debug_cpu_ptm1__ETMACTR2 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR2 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR3 = 32'hF889D088;
parameter val_debug_cpu_ptm1__ETMACTR3 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR3 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR4 = 32'hF889D08C;
parameter val_debug_cpu_ptm1__ETMACTR4 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR4 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR5 = 32'hF889D090;
parameter val_debug_cpu_ptm1__ETMACTR5 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR5 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR6 = 32'hF889D094;
parameter val_debug_cpu_ptm1__ETMACTR6 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR6 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR7 = 32'hF889D098;
parameter val_debug_cpu_ptm1__ETMACTR7 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR7 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMACTR8 = 32'hF889D09C;
parameter val_debug_cpu_ptm1__ETMACTR8 = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMACTR8 = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMCNTRLDVR1 = 32'hF889D140;
parameter val_debug_cpu_ptm1__ETMCNTRLDVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCNTRLDVR1 = 32'h0000FFFF;

parameter debug_cpu_ptm1__ETMCNTRLDVR2 = 32'hF889D144;
parameter val_debug_cpu_ptm1__ETMCNTRLDVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCNTRLDVR2 = 32'h0000FFFF;

parameter debug_cpu_ptm1__ETMCNTENR1 = 32'hF889D150;
parameter val_debug_cpu_ptm1__ETMCNTENR1 = 32'h00020000;
parameter mask_debug_cpu_ptm1__ETMCNTENR1 = 32'h0003FFFF;

parameter debug_cpu_ptm1__ETMCNTENR2 = 32'hF889D154;
parameter val_debug_cpu_ptm1__ETMCNTENR2 = 32'h00020000;
parameter mask_debug_cpu_ptm1__ETMCNTENR2 = 32'h0003FFFF;

parameter debug_cpu_ptm1__ETMCNTRLDEVR1 = 32'hF889D160;
parameter val_debug_cpu_ptm1__ETMCNTRLDEVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCNTRLDEVR1 = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMCNTRLDEVR2 = 32'hF889D164;
parameter val_debug_cpu_ptm1__ETMCNTRLDEVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCNTRLDEVR2 = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMCNTVR1 = 32'hF889D170;
parameter val_debug_cpu_ptm1__ETMCNTVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCNTVR1 = 32'h0000FFFF;

parameter debug_cpu_ptm1__ETMCNTVR2 = 32'hF889D174;
parameter val_debug_cpu_ptm1__ETMCNTVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCNTVR2 = 32'h0000FFFF;

parameter debug_cpu_ptm1__ETMSQ12EVR = 32'hF889D180;
parameter val_debug_cpu_ptm1__ETMSQ12EVR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQ12EVR = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSQ21EVR = 32'hF889D184;
parameter val_debug_cpu_ptm1__ETMSQ21EVR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQ21EVR = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSQ23EVR = 32'hF889D188;
parameter val_debug_cpu_ptm1__ETMSQ23EVR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQ23EVR = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSQ31EVR = 32'hF889D18C;
parameter val_debug_cpu_ptm1__ETMSQ31EVR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQ31EVR = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSQ32EVR = 32'hF889D190;
parameter val_debug_cpu_ptm1__ETMSQ32EVR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQ32EVR = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSQ13EVR = 32'hF889D194;
parameter val_debug_cpu_ptm1__ETMSQ13EVR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQ13EVR = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMSQR = 32'hF889D19C;
parameter val_debug_cpu_ptm1__ETMSQR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMSQR = 32'h00000003;

parameter debug_cpu_ptm1__ETMEXTOUTEVR1 = 32'hF889D1A0;
parameter val_debug_cpu_ptm1__ETMEXTOUTEVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMEXTOUTEVR1 = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMEXTOUTEVR2 = 32'hF889D1A4;
parameter val_debug_cpu_ptm1__ETMEXTOUTEVR2 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMEXTOUTEVR2 = 32'h0001FFFF;

parameter debug_cpu_ptm1__ETMCIDCVR1 = 32'hF889D1B0;
parameter val_debug_cpu_ptm1__ETMCIDCVR1 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCIDCVR1 = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMCIDCMR = 32'hF889D1BC;
parameter val_debug_cpu_ptm1__ETMCIDCMR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMCIDCMR = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMSYNCFR = 32'hF889D1E0;
parameter val_debug_cpu_ptm1__ETMSYNCFR = 32'h00000400;
parameter mask_debug_cpu_ptm1__ETMSYNCFR = 32'h00000FFF;

parameter debug_cpu_ptm1__ETMIDR = 32'hF889D1E4;
parameter val_debug_cpu_ptm1__ETMIDR = 32'h411CF300;
parameter mask_debug_cpu_ptm1__ETMIDR = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMCCER = 32'hF889D1E8;
parameter val_debug_cpu_ptm1__ETMCCER = 32'h00C019A2;
parameter mask_debug_cpu_ptm1__ETMCCER = 32'h03FFFFFF;

parameter debug_cpu_ptm1__ETMEXTINSELR = 32'hF889D1EC;
parameter val_debug_cpu_ptm1__ETMEXTINSELR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMEXTINSELR = 32'h00003FFF;

parameter debug_cpu_ptm1__ETMAUXCR = 32'hF889D1FC;
parameter val_debug_cpu_ptm1__ETMAUXCR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMAUXCR = 32'h0000000F;

parameter debug_cpu_ptm1__ETMTRACEIDR = 32'hF889D200;
parameter val_debug_cpu_ptm1__ETMTRACEIDR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMTRACEIDR = 32'h0000007F;

parameter debug_cpu_ptm1__OSLSR = 32'hF889D304;
parameter val_debug_cpu_ptm1__OSLSR = 32'h00000000;
parameter mask_debug_cpu_ptm1__OSLSR = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ETMPDSR = 32'hF889D314;
parameter val_debug_cpu_ptm1__ETMPDSR = 32'h00000001;
parameter mask_debug_cpu_ptm1__ETMPDSR = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__ITMISCOUT = 32'hF889DEDC;
parameter val_debug_cpu_ptm1__ITMISCOUT = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITMISCOUT = 32'h000003FF;

parameter debug_cpu_ptm1__ITMISCIN = 32'hF889DEE0;
parameter val_debug_cpu_ptm1__ITMISCIN = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITMISCIN = 32'h00000020;

parameter debug_cpu_ptm1__ITTRIGGER = 32'hF889DEE8;
parameter val_debug_cpu_ptm1__ITTRIGGER = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITTRIGGER = 32'h00000001;

parameter debug_cpu_ptm1__ITATBDATA0 = 32'hF889DEEC;
parameter val_debug_cpu_ptm1__ITATBDATA0 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITATBDATA0 = 32'h0000001F;

parameter debug_cpu_ptm1__ITATBCTR2 = 32'hF889DEF0;
parameter val_debug_cpu_ptm1__ITATBCTR2 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITATBCTR2 = 32'h00000000;

parameter debug_cpu_ptm1__ITATBID = 32'hF889DEF4;
parameter val_debug_cpu_ptm1__ITATBID = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITATBID = 32'h0000007F;

parameter debug_cpu_ptm1__ITATBCTR0 = 32'hF889DEF8;
parameter val_debug_cpu_ptm1__ITATBCTR0 = 32'h00000000;
parameter mask_debug_cpu_ptm1__ITATBCTR0 = 32'h000003FF;

parameter debug_cpu_ptm1__ETMITCTRL = 32'hF889DF00;
parameter val_debug_cpu_ptm1__ETMITCTRL = 32'h00000000;
parameter mask_debug_cpu_ptm1__ETMITCTRL = 32'h00000001;

parameter debug_cpu_ptm1__CTSR = 32'hF889DFA0;
parameter val_debug_cpu_ptm1__CTSR = 32'h000000FF;
parameter mask_debug_cpu_ptm1__CTSR = 32'h000000FF;

parameter debug_cpu_ptm1__CTCR = 32'hF889DFA4;
parameter val_debug_cpu_ptm1__CTCR = 32'h00000000;
parameter mask_debug_cpu_ptm1__CTCR = 32'h000000FF;

parameter debug_cpu_ptm1__LAR = 32'hF889DFB0;
parameter val_debug_cpu_ptm1__LAR = 32'h00000000;
parameter mask_debug_cpu_ptm1__LAR = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__LSR = 32'hF889DFB4;
parameter val_debug_cpu_ptm1__LSR = 32'h00000003;
parameter mask_debug_cpu_ptm1__LSR = 32'h00000007;

parameter debug_cpu_ptm1__ASR = 32'hF889DFB8;
parameter val_debug_cpu_ptm1__ASR = 32'h00000000;
parameter mask_debug_cpu_ptm1__ASR = 32'h000000F3;

parameter debug_cpu_ptm1__DEVID = 32'hF889DFC8;
parameter val_debug_cpu_ptm1__DEVID = 32'h00000000;
parameter mask_debug_cpu_ptm1__DEVID = 32'hFFFFFFFF;

parameter debug_cpu_ptm1__DTIR = 32'hF889DFCC;
parameter val_debug_cpu_ptm1__DTIR = 32'h00000013;
parameter mask_debug_cpu_ptm1__DTIR = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID4 = 32'hF889DFD0;
parameter val_debug_cpu_ptm1__PERIPHID4 = 32'h00000004;
parameter mask_debug_cpu_ptm1__PERIPHID4 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID5 = 32'hF889DFD4;
parameter val_debug_cpu_ptm1__PERIPHID5 = 32'h00000000;
parameter mask_debug_cpu_ptm1__PERIPHID5 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID6 = 32'hF889DFD8;
parameter val_debug_cpu_ptm1__PERIPHID6 = 32'h00000000;
parameter mask_debug_cpu_ptm1__PERIPHID6 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID7 = 32'hF889DFDC;
parameter val_debug_cpu_ptm1__PERIPHID7 = 32'h00000000;
parameter mask_debug_cpu_ptm1__PERIPHID7 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID0 = 32'hF889DFE0;
parameter val_debug_cpu_ptm1__PERIPHID0 = 32'h00000050;
parameter mask_debug_cpu_ptm1__PERIPHID0 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID1 = 32'hF889DFE4;
parameter val_debug_cpu_ptm1__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cpu_ptm1__PERIPHID1 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID2 = 32'hF889DFE8;
parameter val_debug_cpu_ptm1__PERIPHID2 = 32'h0000001B;
parameter mask_debug_cpu_ptm1__PERIPHID2 = 32'h000000FF;

parameter debug_cpu_ptm1__PERIPHID3 = 32'hF889DFEC;
parameter val_debug_cpu_ptm1__PERIPHID3 = 32'h00000000;
parameter mask_debug_cpu_ptm1__PERIPHID3 = 32'h000000FF;

parameter debug_cpu_ptm1__COMPID0 = 32'hF889DFF0;
parameter val_debug_cpu_ptm1__COMPID0 = 32'h0000000D;
parameter mask_debug_cpu_ptm1__COMPID0 = 32'h000000FF;

parameter debug_cpu_ptm1__COMPID1 = 32'hF889DFF4;
parameter val_debug_cpu_ptm1__COMPID1 = 32'h00000090;
parameter mask_debug_cpu_ptm1__COMPID1 = 32'h000000FF;

parameter debug_cpu_ptm1__COMPID2 = 32'hF889DFF8;
parameter val_debug_cpu_ptm1__COMPID2 = 32'h00000005;
parameter mask_debug_cpu_ptm1__COMPID2 = 32'h000000FF;

parameter debug_cpu_ptm1__COMPID3 = 32'hF889DFFC;
parameter val_debug_cpu_ptm1__COMPID3 = 32'h000000B1;
parameter mask_debug_cpu_ptm1__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_cti_axim cti
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cti_axim__CTICONTROL = 32'hF880A000;
parameter val_debug_cti_axim__CTICONTROL = 32'h00000000;
parameter mask_debug_cti_axim__CTICONTROL = 32'h00000001;

parameter debug_cti_axim__CTIINTACK = 32'hF880A010;
parameter val_debug_cti_axim__CTIINTACK = 32'h00000000;
parameter mask_debug_cti_axim__CTIINTACK = 32'h000000FF;

parameter debug_cti_axim__CTIAPPSET = 32'hF880A014;
parameter val_debug_cti_axim__CTIAPPSET = 32'h00000000;
parameter mask_debug_cti_axim__CTIAPPSET = 32'h0000000F;

parameter debug_cti_axim__CTIAPPCLEAR = 32'hF880A018;
parameter val_debug_cti_axim__CTIAPPCLEAR = 32'h00000000;
parameter mask_debug_cti_axim__CTIAPPCLEAR = 32'h0000000F;

parameter debug_cti_axim__CTIAPPPULSE = 32'hF880A01C;
parameter val_debug_cti_axim__CTIAPPPULSE = 32'h00000000;
parameter mask_debug_cti_axim__CTIAPPPULSE = 32'h0000000F;

parameter debug_cti_axim__CTIINEN0 = 32'hF880A020;
parameter val_debug_cti_axim__CTIINEN0 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN0 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN1 = 32'hF880A024;
parameter val_debug_cti_axim__CTIINEN1 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN1 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN2 = 32'hF880A028;
parameter val_debug_cti_axim__CTIINEN2 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN2 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN3 = 32'hF880A02C;
parameter val_debug_cti_axim__CTIINEN3 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN3 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN4 = 32'hF880A030;
parameter val_debug_cti_axim__CTIINEN4 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN4 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN5 = 32'hF880A034;
parameter val_debug_cti_axim__CTIINEN5 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN5 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN6 = 32'hF880A038;
parameter val_debug_cti_axim__CTIINEN6 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN6 = 32'h0000000F;

parameter debug_cti_axim__CTIINEN7 = 32'hF880A03C;
parameter val_debug_cti_axim__CTIINEN7 = 32'h00000000;
parameter mask_debug_cti_axim__CTIINEN7 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN0 = 32'hF880A0A0;
parameter val_debug_cti_axim__CTIOUTEN0 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN0 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN1 = 32'hF880A0A4;
parameter val_debug_cti_axim__CTIOUTEN1 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN1 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN2 = 32'hF880A0A8;
parameter val_debug_cti_axim__CTIOUTEN2 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN2 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN3 = 32'hF880A0AC;
parameter val_debug_cti_axim__CTIOUTEN3 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN3 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN4 = 32'hF880A0B0;
parameter val_debug_cti_axim__CTIOUTEN4 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN4 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN5 = 32'hF880A0B4;
parameter val_debug_cti_axim__CTIOUTEN5 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN5 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN6 = 32'hF880A0B8;
parameter val_debug_cti_axim__CTIOUTEN6 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN6 = 32'h0000000F;

parameter debug_cti_axim__CTIOUTEN7 = 32'hF880A0BC;
parameter val_debug_cti_axim__CTIOUTEN7 = 32'h00000000;
parameter mask_debug_cti_axim__CTIOUTEN7 = 32'h0000000F;

parameter debug_cti_axim__CTITRIGINSTATUS = 32'hF880A130;
parameter val_debug_cti_axim__CTITRIGINSTATUS = 32'h00000000;
parameter mask_debug_cti_axim__CTITRIGINSTATUS = 32'h00000000;

parameter debug_cti_axim__CTITRIGOUTSTATUS = 32'hF880A134;
parameter val_debug_cti_axim__CTITRIGOUTSTATUS = 32'h00000000;
parameter mask_debug_cti_axim__CTITRIGOUTSTATUS = 32'h000000FF;

parameter debug_cti_axim__CTICHINSTATUS = 32'hF880A138;
parameter val_debug_cti_axim__CTICHINSTATUS = 32'h00000000;
parameter mask_debug_cti_axim__CTICHINSTATUS = 32'h00000000;

parameter debug_cti_axim__CTICHOUTSTATUS = 32'hF880A13C;
parameter val_debug_cti_axim__CTICHOUTSTATUS = 32'h00000000;
parameter mask_debug_cti_axim__CTICHOUTSTATUS = 32'h0000000F;

parameter debug_cti_axim__CTIGATE = 32'hF880A140;
parameter val_debug_cti_axim__CTIGATE = 32'h0000000F;
parameter mask_debug_cti_axim__CTIGATE = 32'h0000000F;

parameter debug_cti_axim__ASICCTL = 32'hF880A144;
parameter val_debug_cti_axim__ASICCTL = 32'h00000000;
parameter mask_debug_cti_axim__ASICCTL = 32'h000000FF;

parameter debug_cti_axim__ITCHINACK = 32'hF880AEDC;
parameter val_debug_cti_axim__ITCHINACK = 32'h00000000;
parameter mask_debug_cti_axim__ITCHINACK = 32'h0000000F;

parameter debug_cti_axim__ITTRIGINACK = 32'hF880AEE0;
parameter val_debug_cti_axim__ITTRIGINACK = 32'h00000000;
parameter mask_debug_cti_axim__ITTRIGINACK = 32'h000000FF;

parameter debug_cti_axim__ITCHOUT = 32'hF880AEE4;
parameter val_debug_cti_axim__ITCHOUT = 32'h00000000;
parameter mask_debug_cti_axim__ITCHOUT = 32'h0000000F;

parameter debug_cti_axim__ITTRIGOUT = 32'hF880AEE8;
parameter val_debug_cti_axim__ITTRIGOUT = 32'h00000000;
parameter mask_debug_cti_axim__ITTRIGOUT = 32'h000000FF;

parameter debug_cti_axim__ITCHOUTACK = 32'hF880AEEC;
parameter val_debug_cti_axim__ITCHOUTACK = 32'h00000000;
parameter mask_debug_cti_axim__ITCHOUTACK = 32'h0000000F;

parameter debug_cti_axim__ITTRIGOUTACK = 32'hF880AEF0;
parameter val_debug_cti_axim__ITTRIGOUTACK = 32'h00000000;
parameter mask_debug_cti_axim__ITTRIGOUTACK = 32'h000000FF;

parameter debug_cti_axim__ITCHIN = 32'hF880AEF4;
parameter val_debug_cti_axim__ITCHIN = 32'h00000000;
parameter mask_debug_cti_axim__ITCHIN = 32'h0000000F;

parameter debug_cti_axim__ITTRIGIN = 32'hF880AEF8;
parameter val_debug_cti_axim__ITTRIGIN = 32'h00000000;
parameter mask_debug_cti_axim__ITTRIGIN = 32'h000000FF;

parameter debug_cti_axim__ITCTRL = 32'hF880AF00;
parameter val_debug_cti_axim__ITCTRL = 32'h00000000;
parameter mask_debug_cti_axim__ITCTRL = 32'h00000001;

parameter debug_cti_axim__CTSR = 32'hF880AFA0;
parameter val_debug_cti_axim__CTSR = 32'h0000000F;
parameter mask_debug_cti_axim__CTSR = 32'h0000000F;

parameter debug_cti_axim__CTCR = 32'hF880AFA4;
parameter val_debug_cti_axim__CTCR = 32'h00000000;
parameter mask_debug_cti_axim__CTCR = 32'h0000000F;

parameter debug_cti_axim__LAR = 32'hF880AFB0;
parameter val_debug_cti_axim__LAR = 32'h00000000;
parameter mask_debug_cti_axim__LAR = 32'hFFFFFFFF;

parameter debug_cti_axim__LSR = 32'hF880AFB4;
parameter val_debug_cti_axim__LSR = 32'h00000003;
parameter mask_debug_cti_axim__LSR = 32'h00000007;

parameter debug_cti_axim__ASR = 32'hF880AFB8;
parameter val_debug_cti_axim__ASR = 32'h00000005;
parameter mask_debug_cti_axim__ASR = 32'h00000005;

parameter debug_cti_axim__DEVID = 32'hF880AFC8;
parameter val_debug_cti_axim__DEVID = 32'h00040800;
parameter mask_debug_cti_axim__DEVID = 32'h000FFFFF;

parameter debug_cti_axim__DTIR = 32'hF880AFCC;
parameter val_debug_cti_axim__DTIR = 32'h00000014;
parameter mask_debug_cti_axim__DTIR = 32'h000000FF;

parameter debug_cti_axim__PERIPHID4 = 32'hF880AFD0;
parameter val_debug_cti_axim__PERIPHID4 = 32'h00000004;
parameter mask_debug_cti_axim__PERIPHID4 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID5 = 32'hF880AFD4;
parameter val_debug_cti_axim__PERIPHID5 = 32'h00000000;
parameter mask_debug_cti_axim__PERIPHID5 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID6 = 32'hF880AFD8;
parameter val_debug_cti_axim__PERIPHID6 = 32'h00000000;
parameter mask_debug_cti_axim__PERIPHID6 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID7 = 32'hF880AFDC;
parameter val_debug_cti_axim__PERIPHID7 = 32'h00000000;
parameter mask_debug_cti_axim__PERIPHID7 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID0 = 32'hF880AFE0;
parameter val_debug_cti_axim__PERIPHID0 = 32'h00000006;
parameter mask_debug_cti_axim__PERIPHID0 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID1 = 32'hF880AFE4;
parameter val_debug_cti_axim__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cti_axim__PERIPHID1 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID2 = 32'hF880AFE8;
parameter val_debug_cti_axim__PERIPHID2 = 32'h0000002B;
parameter mask_debug_cti_axim__PERIPHID2 = 32'h000000FF;

parameter debug_cti_axim__PERIPHID3 = 32'hF880AFEC;
parameter val_debug_cti_axim__PERIPHID3 = 32'h00000000;
parameter mask_debug_cti_axim__PERIPHID3 = 32'h000000FF;

parameter debug_cti_axim__COMPID0 = 32'hF880AFF0;
parameter val_debug_cti_axim__COMPID0 = 32'h0000000D;
parameter mask_debug_cti_axim__COMPID0 = 32'h000000FF;

parameter debug_cti_axim__COMPID1 = 32'hF880AFF4;
parameter val_debug_cti_axim__COMPID1 = 32'h00000090;
parameter mask_debug_cti_axim__COMPID1 = 32'h000000FF;

parameter debug_cti_axim__COMPID2 = 32'hF880AFF8;
parameter val_debug_cti_axim__COMPID2 = 32'h00000005;
parameter mask_debug_cti_axim__COMPID2 = 32'h000000FF;

parameter debug_cti_axim__COMPID3 = 32'hF880AFFC;
parameter val_debug_cti_axim__COMPID3 = 32'h000000B1;
parameter mask_debug_cti_axim__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_cti_etb_tpiu cti
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cti_etb_tpiu__CTICONTROL = 32'hF8802000;
parameter val_debug_cti_etb_tpiu__CTICONTROL = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTICONTROL = 32'h00000001;

parameter debug_cti_etb_tpiu__CTIINTACK = 32'hF8802010;
parameter val_debug_cti_etb_tpiu__CTIINTACK = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINTACK = 32'h000000FF;

parameter debug_cti_etb_tpiu__CTIAPPSET = 32'hF8802014;
parameter val_debug_cti_etb_tpiu__CTIAPPSET = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIAPPSET = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIAPPCLEAR = 32'hF8802018;
parameter val_debug_cti_etb_tpiu__CTIAPPCLEAR = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIAPPCLEAR = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIAPPPULSE = 32'hF880201C;
parameter val_debug_cti_etb_tpiu__CTIAPPPULSE = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIAPPPULSE = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN0 = 32'hF8802020;
parameter val_debug_cti_etb_tpiu__CTIINEN0 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN0 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN1 = 32'hF8802024;
parameter val_debug_cti_etb_tpiu__CTIINEN1 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN1 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN2 = 32'hF8802028;
parameter val_debug_cti_etb_tpiu__CTIINEN2 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN2 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN3 = 32'hF880202C;
parameter val_debug_cti_etb_tpiu__CTIINEN3 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN3 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN4 = 32'hF8802030;
parameter val_debug_cti_etb_tpiu__CTIINEN4 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN4 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN5 = 32'hF8802034;
parameter val_debug_cti_etb_tpiu__CTIINEN5 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN5 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN6 = 32'hF8802038;
parameter val_debug_cti_etb_tpiu__CTIINEN6 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN6 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIINEN7 = 32'hF880203C;
parameter val_debug_cti_etb_tpiu__CTIINEN7 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIINEN7 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN0 = 32'hF88020A0;
parameter val_debug_cti_etb_tpiu__CTIOUTEN0 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN0 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN1 = 32'hF88020A4;
parameter val_debug_cti_etb_tpiu__CTIOUTEN1 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN1 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN2 = 32'hF88020A8;
parameter val_debug_cti_etb_tpiu__CTIOUTEN2 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN2 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN3 = 32'hF88020AC;
parameter val_debug_cti_etb_tpiu__CTIOUTEN3 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN3 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN4 = 32'hF88020B0;
parameter val_debug_cti_etb_tpiu__CTIOUTEN4 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN4 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN5 = 32'hF88020B4;
parameter val_debug_cti_etb_tpiu__CTIOUTEN5 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN5 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN6 = 32'hF88020B8;
parameter val_debug_cti_etb_tpiu__CTIOUTEN6 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN6 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIOUTEN7 = 32'hF88020BC;
parameter val_debug_cti_etb_tpiu__CTIOUTEN7 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTIOUTEN7 = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTITRIGINSTATUS = 32'hF8802130;
parameter val_debug_cti_etb_tpiu__CTITRIGINSTATUS = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTITRIGINSTATUS = 32'h00000000;

parameter debug_cti_etb_tpiu__CTITRIGOUTSTATUS = 32'hF8802134;
parameter val_debug_cti_etb_tpiu__CTITRIGOUTSTATUS = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTITRIGOUTSTATUS = 32'h000000FF;

parameter debug_cti_etb_tpiu__CTICHINSTATUS = 32'hF8802138;
parameter val_debug_cti_etb_tpiu__CTICHINSTATUS = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTICHINSTATUS = 32'h00000000;

parameter debug_cti_etb_tpiu__CTICHOUTSTATUS = 32'hF880213C;
parameter val_debug_cti_etb_tpiu__CTICHOUTSTATUS = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTICHOUTSTATUS = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTIGATE = 32'hF8802140;
parameter val_debug_cti_etb_tpiu__CTIGATE = 32'h0000000F;
parameter mask_debug_cti_etb_tpiu__CTIGATE = 32'h0000000F;

parameter debug_cti_etb_tpiu__ASICCTL = 32'hF8802144;
parameter val_debug_cti_etb_tpiu__ASICCTL = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ASICCTL = 32'h000000FF;

parameter debug_cti_etb_tpiu__ITCHINACK = 32'hF8802EDC;
parameter val_debug_cti_etb_tpiu__ITCHINACK = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITCHINACK = 32'h0000000F;

parameter debug_cti_etb_tpiu__ITTRIGINACK = 32'hF8802EE0;
parameter val_debug_cti_etb_tpiu__ITTRIGINACK = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITTRIGINACK = 32'h000000FF;

parameter debug_cti_etb_tpiu__ITCHOUT = 32'hF8802EE4;
parameter val_debug_cti_etb_tpiu__ITCHOUT = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITCHOUT = 32'h0000000F;

parameter debug_cti_etb_tpiu__ITTRIGOUT = 32'hF8802EE8;
parameter val_debug_cti_etb_tpiu__ITTRIGOUT = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITTRIGOUT = 32'h000000FF;

parameter debug_cti_etb_tpiu__ITCHOUTACK = 32'hF8802EEC;
parameter val_debug_cti_etb_tpiu__ITCHOUTACK = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITCHOUTACK = 32'h0000000F;

parameter debug_cti_etb_tpiu__ITTRIGOUTACK = 32'hF8802EF0;
parameter val_debug_cti_etb_tpiu__ITTRIGOUTACK = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITTRIGOUTACK = 32'h000000FF;

parameter debug_cti_etb_tpiu__ITCHIN = 32'hF8802EF4;
parameter val_debug_cti_etb_tpiu__ITCHIN = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITCHIN = 32'h0000000F;

parameter debug_cti_etb_tpiu__ITTRIGIN = 32'hF8802EF8;
parameter val_debug_cti_etb_tpiu__ITTRIGIN = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITTRIGIN = 32'h000000FF;

parameter debug_cti_etb_tpiu__ITCTRL = 32'hF8802F00;
parameter val_debug_cti_etb_tpiu__ITCTRL = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__ITCTRL = 32'h00000001;

parameter debug_cti_etb_tpiu__CTSR = 32'hF8802FA0;
parameter val_debug_cti_etb_tpiu__CTSR = 32'h0000000F;
parameter mask_debug_cti_etb_tpiu__CTSR = 32'h0000000F;

parameter debug_cti_etb_tpiu__CTCR = 32'hF8802FA4;
parameter val_debug_cti_etb_tpiu__CTCR = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__CTCR = 32'h0000000F;

parameter debug_cti_etb_tpiu__LAR = 32'hF8802FB0;
parameter val_debug_cti_etb_tpiu__LAR = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__LAR = 32'hFFFFFFFF;

parameter debug_cti_etb_tpiu__LSR = 32'hF8802FB4;
parameter val_debug_cti_etb_tpiu__LSR = 32'h00000003;
parameter mask_debug_cti_etb_tpiu__LSR = 32'h00000007;

parameter debug_cti_etb_tpiu__ASR = 32'hF8802FB8;
parameter val_debug_cti_etb_tpiu__ASR = 32'h00000005;
parameter mask_debug_cti_etb_tpiu__ASR = 32'h00000005;

parameter debug_cti_etb_tpiu__DEVID = 32'hF8802FC8;
parameter val_debug_cti_etb_tpiu__DEVID = 32'h00040800;
parameter mask_debug_cti_etb_tpiu__DEVID = 32'h000FFFFF;

parameter debug_cti_etb_tpiu__DTIR = 32'hF8802FCC;
parameter val_debug_cti_etb_tpiu__DTIR = 32'h00000014;
parameter mask_debug_cti_etb_tpiu__DTIR = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID4 = 32'hF8802FD0;
parameter val_debug_cti_etb_tpiu__PERIPHID4 = 32'h00000004;
parameter mask_debug_cti_etb_tpiu__PERIPHID4 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID5 = 32'hF8802FD4;
parameter val_debug_cti_etb_tpiu__PERIPHID5 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__PERIPHID5 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID6 = 32'hF8802FD8;
parameter val_debug_cti_etb_tpiu__PERIPHID6 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__PERIPHID6 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID7 = 32'hF8802FDC;
parameter val_debug_cti_etb_tpiu__PERIPHID7 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__PERIPHID7 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID0 = 32'hF8802FE0;
parameter val_debug_cti_etb_tpiu__PERIPHID0 = 32'h00000006;
parameter mask_debug_cti_etb_tpiu__PERIPHID0 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID1 = 32'hF8802FE4;
parameter val_debug_cti_etb_tpiu__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cti_etb_tpiu__PERIPHID1 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID2 = 32'hF8802FE8;
parameter val_debug_cti_etb_tpiu__PERIPHID2 = 32'h0000002B;
parameter mask_debug_cti_etb_tpiu__PERIPHID2 = 32'h000000FF;

parameter debug_cti_etb_tpiu__PERIPHID3 = 32'hF8802FEC;
parameter val_debug_cti_etb_tpiu__PERIPHID3 = 32'h00000000;
parameter mask_debug_cti_etb_tpiu__PERIPHID3 = 32'h000000FF;

parameter debug_cti_etb_tpiu__COMPID0 = 32'hF8802FF0;
parameter val_debug_cti_etb_tpiu__COMPID0 = 32'h0000000D;
parameter mask_debug_cti_etb_tpiu__COMPID0 = 32'h000000FF;

parameter debug_cti_etb_tpiu__COMPID1 = 32'hF8802FF4;
parameter val_debug_cti_etb_tpiu__COMPID1 = 32'h00000090;
parameter mask_debug_cti_etb_tpiu__COMPID1 = 32'h000000FF;

parameter debug_cti_etb_tpiu__COMPID2 = 32'hF8802FF8;
parameter val_debug_cti_etb_tpiu__COMPID2 = 32'h00000005;
parameter mask_debug_cti_etb_tpiu__COMPID2 = 32'h000000FF;

parameter debug_cti_etb_tpiu__COMPID3 = 32'hF8802FFC;
parameter val_debug_cti_etb_tpiu__COMPID3 = 32'h000000B1;
parameter mask_debug_cti_etb_tpiu__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_cti_ftm cti
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_cti_ftm__CTICONTROL = 32'hF8809000;
parameter val_debug_cti_ftm__CTICONTROL = 32'h00000000;
parameter mask_debug_cti_ftm__CTICONTROL = 32'h00000001;

parameter debug_cti_ftm__CTIINTACK = 32'hF8809010;
parameter val_debug_cti_ftm__CTIINTACK = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINTACK = 32'h000000FF;

parameter debug_cti_ftm__CTIAPPSET = 32'hF8809014;
parameter val_debug_cti_ftm__CTIAPPSET = 32'h00000000;
parameter mask_debug_cti_ftm__CTIAPPSET = 32'h0000000F;

parameter debug_cti_ftm__CTIAPPCLEAR = 32'hF8809018;
parameter val_debug_cti_ftm__CTIAPPCLEAR = 32'h00000000;
parameter mask_debug_cti_ftm__CTIAPPCLEAR = 32'h0000000F;

parameter debug_cti_ftm__CTIAPPPULSE = 32'hF880901C;
parameter val_debug_cti_ftm__CTIAPPPULSE = 32'h00000000;
parameter mask_debug_cti_ftm__CTIAPPPULSE = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN0 = 32'hF8809020;
parameter val_debug_cti_ftm__CTIINEN0 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN0 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN1 = 32'hF8809024;
parameter val_debug_cti_ftm__CTIINEN1 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN1 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN2 = 32'hF8809028;
parameter val_debug_cti_ftm__CTIINEN2 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN2 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN3 = 32'hF880902C;
parameter val_debug_cti_ftm__CTIINEN3 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN3 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN4 = 32'hF8809030;
parameter val_debug_cti_ftm__CTIINEN4 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN4 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN5 = 32'hF8809034;
parameter val_debug_cti_ftm__CTIINEN5 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN5 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN6 = 32'hF8809038;
parameter val_debug_cti_ftm__CTIINEN6 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN6 = 32'h0000000F;

parameter debug_cti_ftm__CTIINEN7 = 32'hF880903C;
parameter val_debug_cti_ftm__CTIINEN7 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIINEN7 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN0 = 32'hF88090A0;
parameter val_debug_cti_ftm__CTIOUTEN0 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN0 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN1 = 32'hF88090A4;
parameter val_debug_cti_ftm__CTIOUTEN1 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN1 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN2 = 32'hF88090A8;
parameter val_debug_cti_ftm__CTIOUTEN2 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN2 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN3 = 32'hF88090AC;
parameter val_debug_cti_ftm__CTIOUTEN3 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN3 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN4 = 32'hF88090B0;
parameter val_debug_cti_ftm__CTIOUTEN4 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN4 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN5 = 32'hF88090B4;
parameter val_debug_cti_ftm__CTIOUTEN5 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN5 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN6 = 32'hF88090B8;
parameter val_debug_cti_ftm__CTIOUTEN6 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN6 = 32'h0000000F;

parameter debug_cti_ftm__CTIOUTEN7 = 32'hF88090BC;
parameter val_debug_cti_ftm__CTIOUTEN7 = 32'h00000000;
parameter mask_debug_cti_ftm__CTIOUTEN7 = 32'h0000000F;

parameter debug_cti_ftm__CTITRIGINSTATUS = 32'hF8809130;
parameter val_debug_cti_ftm__CTITRIGINSTATUS = 32'h00000000;
parameter mask_debug_cti_ftm__CTITRIGINSTATUS = 32'h00000000;

parameter debug_cti_ftm__CTITRIGOUTSTATUS = 32'hF8809134;
parameter val_debug_cti_ftm__CTITRIGOUTSTATUS = 32'h00000000;
parameter mask_debug_cti_ftm__CTITRIGOUTSTATUS = 32'h000000FF;

parameter debug_cti_ftm__CTICHINSTATUS = 32'hF8809138;
parameter val_debug_cti_ftm__CTICHINSTATUS = 32'h00000000;
parameter mask_debug_cti_ftm__CTICHINSTATUS = 32'h00000000;

parameter debug_cti_ftm__CTICHOUTSTATUS = 32'hF880913C;
parameter val_debug_cti_ftm__CTICHOUTSTATUS = 32'h00000000;
parameter mask_debug_cti_ftm__CTICHOUTSTATUS = 32'h0000000F;

parameter debug_cti_ftm__CTIGATE = 32'hF8809140;
parameter val_debug_cti_ftm__CTIGATE = 32'h0000000F;
parameter mask_debug_cti_ftm__CTIGATE = 32'h0000000F;

parameter debug_cti_ftm__ASICCTL = 32'hF8809144;
parameter val_debug_cti_ftm__ASICCTL = 32'h00000000;
parameter mask_debug_cti_ftm__ASICCTL = 32'h000000FF;

parameter debug_cti_ftm__ITCHINACK = 32'hF8809EDC;
parameter val_debug_cti_ftm__ITCHINACK = 32'h00000000;
parameter mask_debug_cti_ftm__ITCHINACK = 32'h0000000F;

parameter debug_cti_ftm__ITTRIGINACK = 32'hF8809EE0;
parameter val_debug_cti_ftm__ITTRIGINACK = 32'h00000000;
parameter mask_debug_cti_ftm__ITTRIGINACK = 32'h000000FF;

parameter debug_cti_ftm__ITCHOUT = 32'hF8809EE4;
parameter val_debug_cti_ftm__ITCHOUT = 32'h00000000;
parameter mask_debug_cti_ftm__ITCHOUT = 32'h0000000F;

parameter debug_cti_ftm__ITTRIGOUT = 32'hF8809EE8;
parameter val_debug_cti_ftm__ITTRIGOUT = 32'h00000000;
parameter mask_debug_cti_ftm__ITTRIGOUT = 32'h000000FF;

parameter debug_cti_ftm__ITCHOUTACK = 32'hF8809EEC;
parameter val_debug_cti_ftm__ITCHOUTACK = 32'h00000000;
parameter mask_debug_cti_ftm__ITCHOUTACK = 32'h0000000F;

parameter debug_cti_ftm__ITTRIGOUTACK = 32'hF8809EF0;
parameter val_debug_cti_ftm__ITTRIGOUTACK = 32'h00000000;
parameter mask_debug_cti_ftm__ITTRIGOUTACK = 32'h000000FF;

parameter debug_cti_ftm__ITCHIN = 32'hF8809EF4;
parameter val_debug_cti_ftm__ITCHIN = 32'h00000000;
parameter mask_debug_cti_ftm__ITCHIN = 32'h0000000F;

parameter debug_cti_ftm__ITTRIGIN = 32'hF8809EF8;
parameter val_debug_cti_ftm__ITTRIGIN = 32'h00000000;
parameter mask_debug_cti_ftm__ITTRIGIN = 32'h000000FF;

parameter debug_cti_ftm__ITCTRL = 32'hF8809F00;
parameter val_debug_cti_ftm__ITCTRL = 32'h00000000;
parameter mask_debug_cti_ftm__ITCTRL = 32'h00000001;

parameter debug_cti_ftm__CTSR = 32'hF8809FA0;
parameter val_debug_cti_ftm__CTSR = 32'h0000000F;
parameter mask_debug_cti_ftm__CTSR = 32'h0000000F;

parameter debug_cti_ftm__CTCR = 32'hF8809FA4;
parameter val_debug_cti_ftm__CTCR = 32'h00000000;
parameter mask_debug_cti_ftm__CTCR = 32'h0000000F;

parameter debug_cti_ftm__LAR = 32'hF8809FB0;
parameter val_debug_cti_ftm__LAR = 32'h00000000;
parameter mask_debug_cti_ftm__LAR = 32'hFFFFFFFF;

parameter debug_cti_ftm__LSR = 32'hF8809FB4;
parameter val_debug_cti_ftm__LSR = 32'h00000003;
parameter mask_debug_cti_ftm__LSR = 32'h00000007;

parameter debug_cti_ftm__ASR = 32'hF8809FB8;
parameter val_debug_cti_ftm__ASR = 32'h00000005;
parameter mask_debug_cti_ftm__ASR = 32'h00000005;

parameter debug_cti_ftm__DEVID = 32'hF8809FC8;
parameter val_debug_cti_ftm__DEVID = 32'h00040800;
parameter mask_debug_cti_ftm__DEVID = 32'h000FFFFF;

parameter debug_cti_ftm__DTIR = 32'hF8809FCC;
parameter val_debug_cti_ftm__DTIR = 32'h00000014;
parameter mask_debug_cti_ftm__DTIR = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID4 = 32'hF8809FD0;
parameter val_debug_cti_ftm__PERIPHID4 = 32'h00000004;
parameter mask_debug_cti_ftm__PERIPHID4 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID5 = 32'hF8809FD4;
parameter val_debug_cti_ftm__PERIPHID5 = 32'h00000000;
parameter mask_debug_cti_ftm__PERIPHID5 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID6 = 32'hF8809FD8;
parameter val_debug_cti_ftm__PERIPHID6 = 32'h00000000;
parameter mask_debug_cti_ftm__PERIPHID6 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID7 = 32'hF8809FDC;
parameter val_debug_cti_ftm__PERIPHID7 = 32'h00000000;
parameter mask_debug_cti_ftm__PERIPHID7 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID0 = 32'hF8809FE0;
parameter val_debug_cti_ftm__PERIPHID0 = 32'h00000006;
parameter mask_debug_cti_ftm__PERIPHID0 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID1 = 32'hF8809FE4;
parameter val_debug_cti_ftm__PERIPHID1 = 32'h000000B9;
parameter mask_debug_cti_ftm__PERIPHID1 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID2 = 32'hF8809FE8;
parameter val_debug_cti_ftm__PERIPHID2 = 32'h0000002B;
parameter mask_debug_cti_ftm__PERIPHID2 = 32'h000000FF;

parameter debug_cti_ftm__PERIPHID3 = 32'hF8809FEC;
parameter val_debug_cti_ftm__PERIPHID3 = 32'h00000000;
parameter mask_debug_cti_ftm__PERIPHID3 = 32'h000000FF;

parameter debug_cti_ftm__COMPID0 = 32'hF8809FF0;
parameter val_debug_cti_ftm__COMPID0 = 32'h0000000D;
parameter mask_debug_cti_ftm__COMPID0 = 32'h000000FF;

parameter debug_cti_ftm__COMPID1 = 32'hF8809FF4;
parameter val_debug_cti_ftm__COMPID1 = 32'h00000090;
parameter mask_debug_cti_ftm__COMPID1 = 32'h000000FF;

parameter debug_cti_ftm__COMPID2 = 32'hF8809FF8;
parameter val_debug_cti_ftm__COMPID2 = 32'h00000005;
parameter mask_debug_cti_ftm__COMPID2 = 32'h000000FF;

parameter debug_cti_ftm__COMPID3 = 32'hF8809FFC;
parameter val_debug_cti_ftm__COMPID3 = 32'h000000B1;
parameter mask_debug_cti_ftm__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_dap_rom dap
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_dap_rom__ROMENTRY00 = 32'hF8800000;
parameter val_debug_dap_rom__ROMENTRY00 = 32'h00001003;
parameter mask_debug_dap_rom__ROMENTRY00 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY01 = 32'hF8800004;
parameter val_debug_dap_rom__ROMENTRY01 = 32'h00002003;
parameter mask_debug_dap_rom__ROMENTRY01 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY02 = 32'hF8800008;
parameter val_debug_dap_rom__ROMENTRY02 = 32'h00003003;
parameter mask_debug_dap_rom__ROMENTRY02 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY03 = 32'hF880000C;
parameter val_debug_dap_rom__ROMENTRY03 = 32'h00004003;
parameter mask_debug_dap_rom__ROMENTRY03 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY04 = 32'hF8800010;
parameter val_debug_dap_rom__ROMENTRY04 = 32'h00005003;
parameter mask_debug_dap_rom__ROMENTRY04 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY05 = 32'hF8800014;
parameter val_debug_dap_rom__ROMENTRY05 = 32'h00009003;
parameter mask_debug_dap_rom__ROMENTRY05 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY06 = 32'hF8800018;
parameter val_debug_dap_rom__ROMENTRY06 = 32'h0000A003;
parameter mask_debug_dap_rom__ROMENTRY06 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY07 = 32'hF880001C;
parameter val_debug_dap_rom__ROMENTRY07 = 32'h0000B003;
parameter mask_debug_dap_rom__ROMENTRY07 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY08 = 32'hF8800020;
parameter val_debug_dap_rom__ROMENTRY08 = 32'h0000C003;
parameter mask_debug_dap_rom__ROMENTRY08 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY09 = 32'hF8800024;
parameter val_debug_dap_rom__ROMENTRY09 = 32'h00080003;
parameter mask_debug_dap_rom__ROMENTRY09 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY10 = 32'hF8800028;
parameter val_debug_dap_rom__ROMENTRY10 = 32'h00000000;
parameter mask_debug_dap_rom__ROMENTRY10 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY11 = 32'hF880002C;
parameter val_debug_dap_rom__ROMENTRY11 = 32'h00000000;
parameter mask_debug_dap_rom__ROMENTRY11 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY12 = 32'hF8800030;
parameter val_debug_dap_rom__ROMENTRY12 = 32'h00000000;
parameter mask_debug_dap_rom__ROMENTRY12 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY13 = 32'hF8800034;
parameter val_debug_dap_rom__ROMENTRY13 = 32'h00000000;
parameter mask_debug_dap_rom__ROMENTRY13 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY14 = 32'hF8800038;
parameter val_debug_dap_rom__ROMENTRY14 = 32'h00000000;
parameter mask_debug_dap_rom__ROMENTRY14 = 32'hFFFFFFFF;

parameter debug_dap_rom__ROMENTRY15 = 32'hF880003C;
parameter val_debug_dap_rom__ROMENTRY15 = 32'h00000000;
parameter mask_debug_dap_rom__ROMENTRY15 = 32'hFFFFFFFF;

parameter debug_dap_rom__PERIPHID4 = 32'hF8800FD0;
parameter val_debug_dap_rom__PERIPHID4 = 32'h00000003;
parameter mask_debug_dap_rom__PERIPHID4 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID5 = 32'hF8800FD4;
parameter val_debug_dap_rom__PERIPHID5 = 32'h00000000;
parameter mask_debug_dap_rom__PERIPHID5 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID6 = 32'hF8800FD8;
parameter val_debug_dap_rom__PERIPHID6 = 32'h00000000;
parameter mask_debug_dap_rom__PERIPHID6 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID7 = 32'hF8800FDC;
parameter val_debug_dap_rom__PERIPHID7 = 32'h00000000;
parameter mask_debug_dap_rom__PERIPHID7 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID0 = 32'hF8800FE0;
parameter val_debug_dap_rom__PERIPHID0 = 32'h000000B2;
parameter mask_debug_dap_rom__PERIPHID0 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID1 = 32'hF8800FE4;
parameter val_debug_dap_rom__PERIPHID1 = 32'h00000093;
parameter mask_debug_dap_rom__PERIPHID1 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID2 = 32'hF8800FE8;
parameter val_debug_dap_rom__PERIPHID2 = 32'h00000008;
parameter mask_debug_dap_rom__PERIPHID2 = 32'h000000FF;

parameter debug_dap_rom__PERIPHID3 = 32'hF8800FEC;
parameter val_debug_dap_rom__PERIPHID3 = 32'h00000000;
parameter mask_debug_dap_rom__PERIPHID3 = 32'h000000FF;

parameter debug_dap_rom__COMPID0 = 32'hF8800FF0;
parameter val_debug_dap_rom__COMPID0 = 32'h0000000D;
parameter mask_debug_dap_rom__COMPID0 = 32'h000000FF;

parameter debug_dap_rom__COMPID1 = 32'hF8800FF4;
parameter val_debug_dap_rom__COMPID1 = 32'h00000010;
parameter mask_debug_dap_rom__COMPID1 = 32'h000000FF;

parameter debug_dap_rom__COMPID2 = 32'hF8800FF8;
parameter val_debug_dap_rom__COMPID2 = 32'h00000005;
parameter mask_debug_dap_rom__COMPID2 = 32'h000000FF;

parameter debug_dap_rom__COMPID3 = 32'hF8800FFC;
parameter val_debug_dap_rom__COMPID3 = 32'h000000B1;
parameter mask_debug_dap_rom__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_etb etb
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_etb__RDP = 32'hF8801004;
parameter val_debug_etb__RDP = 32'h00000400;
parameter mask_debug_etb__RDP = 32'hFFFFFFFF;

parameter debug_etb__STS = 32'hF880100C;
parameter val_debug_etb__STS = 32'h00000000;
parameter mask_debug_etb__STS = 32'h0000000F;

parameter debug_etb__RRD = 32'hF8801010;
parameter val_debug_etb__RRD = 32'h00000000;
parameter mask_debug_etb__RRD = 32'hFFFFFFFF;

parameter debug_etb__RRP = 32'hF8801014;
parameter val_debug_etb__RRP = 32'h00000000;
parameter mask_debug_etb__RRP = 32'h000003FF;

parameter debug_etb__RWP = 32'hF8801018;
parameter val_debug_etb__RWP = 32'h00000000;
parameter mask_debug_etb__RWP = 32'h000003FF;

parameter debug_etb__TRG = 32'hF880101C;
parameter val_debug_etb__TRG = 32'h00000000;
parameter mask_debug_etb__TRG = 32'h000003FF;

parameter debug_etb__CTL = 32'hF8801020;
parameter val_debug_etb__CTL = 32'h00000000;
parameter mask_debug_etb__CTL = 32'h00000001;

parameter debug_etb__RWD = 32'hF8801024;
parameter val_debug_etb__RWD = 32'h00000000;
parameter mask_debug_etb__RWD = 32'hFFFFFFFF;

parameter debug_etb__FFSR = 32'hF8801300;
parameter val_debug_etb__FFSR = 32'h00000000;
parameter mask_debug_etb__FFSR = 32'h00000003;

parameter debug_etb__FFCR = 32'hF8801304;
parameter val_debug_etb__FFCR = 32'h00000200;
parameter mask_debug_etb__FFCR = 32'h00003FFF;

parameter debug_etb__ITMISCOP0 = 32'hF8801EE0;
parameter val_debug_etb__ITMISCOP0 = 32'h00000000;
parameter mask_debug_etb__ITMISCOP0 = 32'h00000003;

parameter debug_etb__ITTRFLINACK = 32'hF8801EE4;
parameter val_debug_etb__ITTRFLINACK = 32'h00000000;
parameter mask_debug_etb__ITTRFLINACK = 32'h00000003;

parameter debug_etb__ITTRFLIN = 32'hF8801EE8;
parameter val_debug_etb__ITTRFLIN = 32'h00000000;
parameter mask_debug_etb__ITTRFLIN = 32'h00000003;

parameter debug_etb__ITATBDATA0 = 32'hF8801EEC;
parameter val_debug_etb__ITATBDATA0 = 32'h00000000;
parameter mask_debug_etb__ITATBDATA0 = 32'h0000001F;

parameter debug_etb__ITATBCTR2 = 32'hF8801EF0;
parameter val_debug_etb__ITATBCTR2 = 32'h00000000;
parameter mask_debug_etb__ITATBCTR2 = 32'h00000003;

parameter debug_etb__ITATBCTR1 = 32'hF8801EF4;
parameter val_debug_etb__ITATBCTR1 = 32'h00000000;
parameter mask_debug_etb__ITATBCTR1 = 32'h0000007F;

parameter debug_etb__ITATBCTR0 = 32'hF8801EF8;
parameter val_debug_etb__ITATBCTR0 = 32'h00000000;
parameter mask_debug_etb__ITATBCTR0 = 32'h000003FF;

parameter debug_etb__IMCR = 32'hF8801F00;
parameter val_debug_etb__IMCR = 32'h00000000;
parameter mask_debug_etb__IMCR = 32'h00000001;

parameter debug_etb__CTSR = 32'hF8801FA0;
parameter val_debug_etb__CTSR = 32'h0000000F;
parameter mask_debug_etb__CTSR = 32'h0000000F;

parameter debug_etb__CTCR = 32'hF8801FA4;
parameter val_debug_etb__CTCR = 32'h00000000;
parameter mask_debug_etb__CTCR = 32'h0000000F;

parameter debug_etb__LAR = 32'hF8801FB0;
parameter val_debug_etb__LAR = 32'h00000000;
parameter mask_debug_etb__LAR = 32'hFFFFFFFF;

parameter debug_etb__LSR = 32'hF8801FB4;
parameter val_debug_etb__LSR = 32'h00000003;
parameter mask_debug_etb__LSR = 32'h00000007;

parameter debug_etb__ASR = 32'hF8801FB8;
parameter val_debug_etb__ASR = 32'h00000000;
parameter mask_debug_etb__ASR = 32'h000000FF;

parameter debug_etb__DEVID = 32'hF8801FC8;
parameter val_debug_etb__DEVID = 32'h00000000;
parameter mask_debug_etb__DEVID = 32'h0000003F;

parameter debug_etb__DTIR = 32'hF8801FCC;
parameter val_debug_etb__DTIR = 32'h00000021;
parameter mask_debug_etb__DTIR = 32'h000000FF;

parameter debug_etb__PERIPHID4 = 32'hF8801FD0;
parameter val_debug_etb__PERIPHID4 = 32'h00000004;
parameter mask_debug_etb__PERIPHID4 = 32'h000000FF;

parameter debug_etb__PERIPHID5 = 32'hF8801FD4;
parameter val_debug_etb__PERIPHID5 = 32'h00000000;
parameter mask_debug_etb__PERIPHID5 = 32'h000000FF;

parameter debug_etb__PERIPHID6 = 32'hF8801FD8;
parameter val_debug_etb__PERIPHID6 = 32'h00000000;
parameter mask_debug_etb__PERIPHID6 = 32'h000000FF;

parameter debug_etb__PERIPHID7 = 32'hF8801FDC;
parameter val_debug_etb__PERIPHID7 = 32'h00000000;
parameter mask_debug_etb__PERIPHID7 = 32'h000000FF;

parameter debug_etb__PERIPHID0 = 32'hF8801FE0;
parameter val_debug_etb__PERIPHID0 = 32'h00000007;
parameter mask_debug_etb__PERIPHID0 = 32'h000000FF;

parameter debug_etb__PERIPHID1 = 32'hF8801FE4;
parameter val_debug_etb__PERIPHID1 = 32'h000000B9;
parameter mask_debug_etb__PERIPHID1 = 32'h000000FF;

parameter debug_etb__PERIPHID2 = 32'hF8801FE8;
parameter val_debug_etb__PERIPHID2 = 32'h0000002B;
parameter mask_debug_etb__PERIPHID2 = 32'h000000FF;

parameter debug_etb__PERIPHID3 = 32'hF8801FEC;
parameter val_debug_etb__PERIPHID3 = 32'h00000000;
parameter mask_debug_etb__PERIPHID3 = 32'h000000FF;

parameter debug_etb__COMPID0 = 32'hF8801FF0;
parameter val_debug_etb__COMPID0 = 32'h0000000D;
parameter mask_debug_etb__COMPID0 = 32'h000000FF;

parameter debug_etb__COMPID1 = 32'hF8801FF4;
parameter val_debug_etb__COMPID1 = 32'h00000090;
parameter mask_debug_etb__COMPID1 = 32'h000000FF;

parameter debug_etb__COMPID2 = 32'hF8801FF8;
parameter val_debug_etb__COMPID2 = 32'h00000005;
parameter mask_debug_etb__COMPID2 = 32'h000000FF;

parameter debug_etb__COMPID3 = 32'hF8801FFC;
parameter val_debug_etb__COMPID3 = 32'h000000B1;
parameter mask_debug_etb__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_ftm ftm
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_ftm__FTMGLBCTRL = 32'hF880B000;
parameter val_debug_ftm__FTMGLBCTRL = 32'h00000000;
parameter mask_debug_ftm__FTMGLBCTRL = 32'h00000001;

parameter debug_ftm__FTMSTATUS = 32'hF880B004;
parameter val_debug_ftm__FTMSTATUS = 32'h00000082;
parameter mask_debug_ftm__FTMSTATUS = 32'h000000FF;

parameter debug_ftm__FTMCONTROL = 32'hF880B008;
parameter val_debug_ftm__FTMCONTROL = 32'h00000000;
parameter mask_debug_ftm__FTMCONTROL = 32'h00000007;

parameter debug_ftm__FTMP2FDBG0 = 32'hF880B00C;
parameter val_debug_ftm__FTMP2FDBG0 = 32'h00000000;
parameter mask_debug_ftm__FTMP2FDBG0 = 32'h000000FF;

parameter debug_ftm__FTMP2FDBG1 = 32'hF880B010;
parameter val_debug_ftm__FTMP2FDBG1 = 32'h00000000;
parameter mask_debug_ftm__FTMP2FDBG1 = 32'h000000FF;

parameter debug_ftm__FTMP2FDBG2 = 32'hF880B014;
parameter val_debug_ftm__FTMP2FDBG2 = 32'h00000000;
parameter mask_debug_ftm__FTMP2FDBG2 = 32'h000000FF;

parameter debug_ftm__FTMP2FDBG3 = 32'hF880B018;
parameter val_debug_ftm__FTMP2FDBG3 = 32'h00000000;
parameter mask_debug_ftm__FTMP2FDBG3 = 32'h000000FF;

parameter debug_ftm__FTMF2PDBG0 = 32'hF880B01C;
parameter val_debug_ftm__FTMF2PDBG0 = 32'h00000000;
parameter mask_debug_ftm__FTMF2PDBG0 = 32'h000000FF;

parameter debug_ftm__FTMF2PDBG1 = 32'hF880B020;
parameter val_debug_ftm__FTMF2PDBG1 = 32'h00000000;
parameter mask_debug_ftm__FTMF2PDBG1 = 32'h000000FF;

parameter debug_ftm__FTMF2PDBG2 = 32'hF880B024;
parameter val_debug_ftm__FTMF2PDBG2 = 32'h00000000;
parameter mask_debug_ftm__FTMF2PDBG2 = 32'h000000FF;

parameter debug_ftm__FTMF2PDBG3 = 32'hF880B028;
parameter val_debug_ftm__FTMF2PDBG3 = 32'h00000000;
parameter mask_debug_ftm__FTMF2PDBG3 = 32'h000000FF;

parameter debug_ftm__CYCOUNTPRE = 32'hF880B02C;
parameter val_debug_ftm__CYCOUNTPRE = 32'h00000000;
parameter mask_debug_ftm__CYCOUNTPRE = 32'h0000000F;

parameter debug_ftm__FTMSYNCRELOAD = 32'hF880B030;
parameter val_debug_ftm__FTMSYNCRELOAD = 32'h00000000;
parameter mask_debug_ftm__FTMSYNCRELOAD = 32'h00000FFF;

parameter debug_ftm__FTMSYNCCOUT = 32'hF880B034;
parameter val_debug_ftm__FTMSYNCCOUT = 32'h00000000;
parameter mask_debug_ftm__FTMSYNCCOUT = 32'h00000FFF;

parameter debug_ftm__FTMATID = 32'hF880B400;
parameter val_debug_ftm__FTMATID = 32'h00000000;
parameter mask_debug_ftm__FTMATID = 32'h0000007F;

parameter debug_ftm__FTMITTRIGOUTACK = 32'hF880BED0;
parameter val_debug_ftm__FTMITTRIGOUTACK = 32'h00000000;
parameter mask_debug_ftm__FTMITTRIGOUTACK = 32'h0000000F;

parameter debug_ftm__FTMITTRIGGER = 32'hF880BED4;
parameter val_debug_ftm__FTMITTRIGGER = 32'h00000000;
parameter mask_debug_ftm__FTMITTRIGGER = 32'h0000000F;

parameter debug_ftm__FTMITTRACEDIS = 32'hF880BED8;
parameter val_debug_ftm__FTMITTRACEDIS = 32'h00000000;
parameter mask_debug_ftm__FTMITTRACEDIS = 32'h00000001;

parameter debug_ftm__FTMITCYCCOUNT = 32'hF880BEDC;
parameter val_debug_ftm__FTMITCYCCOUNT = 32'h00000001;
parameter mask_debug_ftm__FTMITCYCCOUNT = 32'hFFFFFFFF;

parameter debug_ftm__FTMITATBDATA0 = 32'hF880BEEC;
parameter val_debug_ftm__FTMITATBDATA0 = 32'h00000000;
parameter mask_debug_ftm__FTMITATBDATA0 = 32'h0000001F;

parameter debug_ftm__FTMITATBCTR2 = 32'hF880BEF0;
parameter val_debug_ftm__FTMITATBCTR2 = 32'h00000001;
parameter mask_debug_ftm__FTMITATBCTR2 = 32'h00000003;

parameter debug_ftm__FTMITATBCTR1 = 32'hF880BEF4;
parameter val_debug_ftm__FTMITATBCTR1 = 32'h00000000;
parameter mask_debug_ftm__FTMITATBCTR1 = 32'h0000007F;

parameter debug_ftm__FTMITATBCTR0 = 32'hF880BEF8;
parameter val_debug_ftm__FTMITATBCTR0 = 32'h00000000;
parameter mask_debug_ftm__FTMITATBCTR0 = 32'h000003FF;

parameter debug_ftm__FTMITCR = 32'hF880BF00;
parameter val_debug_ftm__FTMITCR = 32'h00000000;
parameter mask_debug_ftm__FTMITCR = 32'h00000001;

parameter debug_ftm__CLAIMTAGSET = 32'hF880BFA0;
parameter val_debug_ftm__CLAIMTAGSET = 32'h000000FF;
parameter mask_debug_ftm__CLAIMTAGSET = 32'h000000FF;

parameter debug_ftm__CLAIMTAGCLR = 32'hF880BFA4;
parameter val_debug_ftm__CLAIMTAGCLR = 32'h000000FF;
parameter mask_debug_ftm__CLAIMTAGCLR = 32'h000000FF;

parameter debug_ftm__LOCK_ACCESS = 32'hF880BFB0;
parameter val_debug_ftm__LOCK_ACCESS = 32'h00000000;
parameter mask_debug_ftm__LOCK_ACCESS = 32'hFFFFFFFF;

parameter debug_ftm__LOCK_STATUS = 32'hF880BFB4;
parameter val_debug_ftm__LOCK_STATUS = 32'h00000003;
parameter mask_debug_ftm__LOCK_STATUS = 32'h00000007;

parameter debug_ftm__FTMAUTHSTATUS = 32'hF880BFB8;
parameter val_debug_ftm__FTMAUTHSTATUS = 32'h00000088;
parameter mask_debug_ftm__FTMAUTHSTATUS = 32'h000000FF;

parameter debug_ftm__FTMDEVID = 32'hF880BFC8;
parameter val_debug_ftm__FTMDEVID = 32'h00000000;
parameter mask_debug_ftm__FTMDEVID = 32'h00000001;

parameter debug_ftm__FTMDEV_TYPE = 32'hF880BFCC;
parameter val_debug_ftm__FTMDEV_TYPE = 32'h00000033;
parameter mask_debug_ftm__FTMDEV_TYPE = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID4 = 32'hF880BFD0;
parameter val_debug_ftm__FTMPERIPHID4 = 32'h00000000;
parameter mask_debug_ftm__FTMPERIPHID4 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID5 = 32'hF880BFD4;
parameter val_debug_ftm__FTMPERIPHID5 = 32'h00000000;
parameter mask_debug_ftm__FTMPERIPHID5 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID6 = 32'hF880BFD8;
parameter val_debug_ftm__FTMPERIPHID6 = 32'h00000000;
parameter mask_debug_ftm__FTMPERIPHID6 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID7 = 32'hF880BFDC;
parameter val_debug_ftm__FTMPERIPHID7 = 32'h00000000;
parameter mask_debug_ftm__FTMPERIPHID7 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID0 = 32'hF880BFE0;
parameter val_debug_ftm__FTMPERIPHID0 = 32'h00000001;
parameter mask_debug_ftm__FTMPERIPHID0 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID1 = 32'hF880BFE4;
parameter val_debug_ftm__FTMPERIPHID1 = 32'h00000090;
parameter mask_debug_ftm__FTMPERIPHID1 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID2 = 32'hF880BFE8;
parameter val_debug_ftm__FTMPERIPHID2 = 32'h0000000C;
parameter mask_debug_ftm__FTMPERIPHID2 = 32'h000000FF;

parameter debug_ftm__FTMPERIPHID3 = 32'hF880BFEC;
parameter val_debug_ftm__FTMPERIPHID3 = 32'h00000000;
parameter mask_debug_ftm__FTMPERIPHID3 = 32'h000000FF;

parameter debug_ftm__FTMCOMPONID0 = 32'hF880BFF0;
parameter val_debug_ftm__FTMCOMPONID0 = 32'h0000000D;
parameter mask_debug_ftm__FTMCOMPONID0 = 32'h000000FF;

parameter debug_ftm__FTMCOMPONID1 = 32'hF880BFF4;
parameter val_debug_ftm__FTMCOMPONID1 = 32'h00000090;
parameter mask_debug_ftm__FTMCOMPONID1 = 32'h000000FF;

parameter debug_ftm__FTMCOMPONID2 = 32'hF880BFF8;
parameter val_debug_ftm__FTMCOMPONID2 = 32'h00000005;
parameter mask_debug_ftm__FTMCOMPONID2 = 32'h000000FF;

parameter debug_ftm__FTMCOMPONID3 = 32'hF880BFFC;
parameter val_debug_ftm__FTMCOMPONID3 = 32'h000000B1;
parameter mask_debug_ftm__FTMCOMPONID3 = 32'h000000FF;


// ************************************************************
//   Module debug_funnel funnel
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_funnel__Control = 32'hF8804000;
parameter val_debug_funnel__Control = 32'h00000300;
parameter mask_debug_funnel__Control = 32'h00000FFF;

parameter debug_funnel__PriControl = 32'hF8804004;
parameter val_debug_funnel__PriControl = 32'h00FAC688;
parameter mask_debug_funnel__PriControl = 32'h00FFFFFF;

parameter debug_funnel__ITATBDATA0 = 32'hF8804EEC;
parameter val_debug_funnel__ITATBDATA0 = 32'h00000000;
parameter mask_debug_funnel__ITATBDATA0 = 32'h0000001F;

parameter debug_funnel__ITATBCTR2 = 32'hF8804EF0;
parameter val_debug_funnel__ITATBCTR2 = 32'h00000000;
parameter mask_debug_funnel__ITATBCTR2 = 32'h00000003;

parameter debug_funnel__ITATBCTR1 = 32'hF8804EF4;
parameter val_debug_funnel__ITATBCTR1 = 32'h00000000;
parameter mask_debug_funnel__ITATBCTR1 = 32'h0000007F;

parameter debug_funnel__ITATBCTR0 = 32'hF8804EF8;
parameter val_debug_funnel__ITATBCTR0 = 32'h00000000;
parameter mask_debug_funnel__ITATBCTR0 = 32'h000003FF;

parameter debug_funnel__IMCR = 32'hF8804F00;
parameter val_debug_funnel__IMCR = 32'h00000000;
parameter mask_debug_funnel__IMCR = 32'h00000001;

parameter debug_funnel__CTSR = 32'hF8804FA0;
parameter val_debug_funnel__CTSR = 32'h0000000F;
parameter mask_debug_funnel__CTSR = 32'h0000000F;

parameter debug_funnel__CTCR = 32'hF8804FA4;
parameter val_debug_funnel__CTCR = 32'h00000000;
parameter mask_debug_funnel__CTCR = 32'h0000000F;

parameter debug_funnel__LAR = 32'hF8804FB0;
parameter val_debug_funnel__LAR = 32'h00000000;
parameter mask_debug_funnel__LAR = 32'hFFFFFFFF;

parameter debug_funnel__LSR = 32'hF8804FB4;
parameter val_debug_funnel__LSR = 32'h00000003;
parameter mask_debug_funnel__LSR = 32'h00000007;

parameter debug_funnel__ASR = 32'hF8804FB8;
parameter val_debug_funnel__ASR = 32'h00000000;
parameter mask_debug_funnel__ASR = 32'h000000FF;

parameter debug_funnel__DEVID = 32'hF8804FC8;
parameter val_debug_funnel__DEVID = 32'h00000028;
parameter mask_debug_funnel__DEVID = 32'h000000FF;

parameter debug_funnel__DTIR = 32'hF8804FCC;
parameter val_debug_funnel__DTIR = 32'h00000012;
parameter mask_debug_funnel__DTIR = 32'h000000FF;

parameter debug_funnel__PERIPHID4 = 32'hF8804FD0;
parameter val_debug_funnel__PERIPHID4 = 32'h00000004;
parameter mask_debug_funnel__PERIPHID4 = 32'h000000FF;

parameter debug_funnel__PERIPHID5 = 32'hF8804FD4;
parameter val_debug_funnel__PERIPHID5 = 32'h00000000;
parameter mask_debug_funnel__PERIPHID5 = 32'h000000FF;

parameter debug_funnel__PERIPHID6 = 32'hF8804FD8;
parameter val_debug_funnel__PERIPHID6 = 32'h00000000;
parameter mask_debug_funnel__PERIPHID6 = 32'h000000FF;

parameter debug_funnel__PERIPHID7 = 32'hF8804FDC;
parameter val_debug_funnel__PERIPHID7 = 32'h00000000;
parameter mask_debug_funnel__PERIPHID7 = 32'h000000FF;

parameter debug_funnel__PERIPHID0 = 32'hF8804FE0;
parameter val_debug_funnel__PERIPHID0 = 32'h00000008;
parameter mask_debug_funnel__PERIPHID0 = 32'h000000FF;

parameter debug_funnel__PERIPHID1 = 32'hF8804FE4;
parameter val_debug_funnel__PERIPHID1 = 32'h000000B9;
parameter mask_debug_funnel__PERIPHID1 = 32'h000000FF;

parameter debug_funnel__PERIPHID2 = 32'hF8804FE8;
parameter val_debug_funnel__PERIPHID2 = 32'h0000001B;
parameter mask_debug_funnel__PERIPHID2 = 32'h000000FF;

parameter debug_funnel__PERIPHID3 = 32'hF8804FEC;
parameter val_debug_funnel__PERIPHID3 = 32'h00000000;
parameter mask_debug_funnel__PERIPHID3 = 32'h000000FF;

parameter debug_funnel__COMPID0 = 32'hF8804FF0;
parameter val_debug_funnel__COMPID0 = 32'h0000000D;
parameter mask_debug_funnel__COMPID0 = 32'h000000FF;

parameter debug_funnel__COMPID1 = 32'hF8804FF4;
parameter val_debug_funnel__COMPID1 = 32'h00000090;
parameter mask_debug_funnel__COMPID1 = 32'h000000FF;

parameter debug_funnel__COMPID2 = 32'hF8804FF8;
parameter val_debug_funnel__COMPID2 = 32'h00000005;
parameter mask_debug_funnel__COMPID2 = 32'h000000FF;

parameter debug_funnel__COMPID3 = 32'hF8804FFC;
parameter val_debug_funnel__COMPID3 = 32'h000000B1;
parameter mask_debug_funnel__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_itm itm
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_itm__StimPort00 = 32'hF8805000;
parameter val_debug_itm__StimPort00 = 32'h00000000;
parameter mask_debug_itm__StimPort00 = 32'hFFFFFFFF;

parameter debug_itm__StimPort01 = 32'hF8805004;
parameter val_debug_itm__StimPort01 = 32'h00000000;
parameter mask_debug_itm__StimPort01 = 32'hFFFFFFFF;

parameter debug_itm__StimPort02 = 32'hF8805008;
parameter val_debug_itm__StimPort02 = 32'h00000000;
parameter mask_debug_itm__StimPort02 = 32'hFFFFFFFF;

parameter debug_itm__StimPort03 = 32'hF880500C;
parameter val_debug_itm__StimPort03 = 32'h00000000;
parameter mask_debug_itm__StimPort03 = 32'hFFFFFFFF;

parameter debug_itm__StimPort04 = 32'hF8805010;
parameter val_debug_itm__StimPort04 = 32'h00000000;
parameter mask_debug_itm__StimPort04 = 32'hFFFFFFFF;

parameter debug_itm__StimPort05 = 32'hF8805014;
parameter val_debug_itm__StimPort05 = 32'h00000000;
parameter mask_debug_itm__StimPort05 = 32'hFFFFFFFF;

parameter debug_itm__StimPort06 = 32'hF8805018;
parameter val_debug_itm__StimPort06 = 32'h00000000;
parameter mask_debug_itm__StimPort06 = 32'hFFFFFFFF;

parameter debug_itm__StimPort07 = 32'hF880501C;
parameter val_debug_itm__StimPort07 = 32'h00000000;
parameter mask_debug_itm__StimPort07 = 32'hFFFFFFFF;

parameter debug_itm__StimPort08 = 32'hF8805020;
parameter val_debug_itm__StimPort08 = 32'h00000000;
parameter mask_debug_itm__StimPort08 = 32'hFFFFFFFF;

parameter debug_itm__StimPort09 = 32'hF8805024;
parameter val_debug_itm__StimPort09 = 32'h00000000;
parameter mask_debug_itm__StimPort09 = 32'hFFFFFFFF;

parameter debug_itm__StimPort10 = 32'hF8805028;
parameter val_debug_itm__StimPort10 = 32'h00000000;
parameter mask_debug_itm__StimPort10 = 32'hFFFFFFFF;

parameter debug_itm__StimPort11 = 32'hF880502C;
parameter val_debug_itm__StimPort11 = 32'h00000000;
parameter mask_debug_itm__StimPort11 = 32'hFFFFFFFF;

parameter debug_itm__StimPort12 = 32'hF8805030;
parameter val_debug_itm__StimPort12 = 32'h00000000;
parameter mask_debug_itm__StimPort12 = 32'hFFFFFFFF;

parameter debug_itm__StimPort13 = 32'hF8805034;
parameter val_debug_itm__StimPort13 = 32'h00000000;
parameter mask_debug_itm__StimPort13 = 32'hFFFFFFFF;

parameter debug_itm__StimPort14 = 32'hF8805038;
parameter val_debug_itm__StimPort14 = 32'h00000000;
parameter mask_debug_itm__StimPort14 = 32'hFFFFFFFF;

parameter debug_itm__StimPort15 = 32'hF880503C;
parameter val_debug_itm__StimPort15 = 32'h00000000;
parameter mask_debug_itm__StimPort15 = 32'hFFFFFFFF;

parameter debug_itm__StimPort16 = 32'hF8805040;
parameter val_debug_itm__StimPort16 = 32'h00000000;
parameter mask_debug_itm__StimPort16 = 32'hFFFFFFFF;

parameter debug_itm__StimPort17 = 32'hF8805044;
parameter val_debug_itm__StimPort17 = 32'h00000000;
parameter mask_debug_itm__StimPort17 = 32'hFFFFFFFF;

parameter debug_itm__StimPort18 = 32'hF8805048;
parameter val_debug_itm__StimPort18 = 32'h00000000;
parameter mask_debug_itm__StimPort18 = 32'hFFFFFFFF;

parameter debug_itm__StimPort19 = 32'hF880504C;
parameter val_debug_itm__StimPort19 = 32'h00000000;
parameter mask_debug_itm__StimPort19 = 32'hFFFFFFFF;

parameter debug_itm__StimPort20 = 32'hF8805050;
parameter val_debug_itm__StimPort20 = 32'h00000000;
parameter mask_debug_itm__StimPort20 = 32'hFFFFFFFF;

parameter debug_itm__StimPort21 = 32'hF8805054;
parameter val_debug_itm__StimPort21 = 32'h00000000;
parameter mask_debug_itm__StimPort21 = 32'hFFFFFFFF;

parameter debug_itm__StimPort22 = 32'hF8805058;
parameter val_debug_itm__StimPort22 = 32'h00000000;
parameter mask_debug_itm__StimPort22 = 32'hFFFFFFFF;

parameter debug_itm__StimPort23 = 32'hF880505C;
parameter val_debug_itm__StimPort23 = 32'h00000000;
parameter mask_debug_itm__StimPort23 = 32'hFFFFFFFF;

parameter debug_itm__StimPort24 = 32'hF8805060;
parameter val_debug_itm__StimPort24 = 32'h00000000;
parameter mask_debug_itm__StimPort24 = 32'hFFFFFFFF;

parameter debug_itm__StimPort25 = 32'hF8805064;
parameter val_debug_itm__StimPort25 = 32'h00000000;
parameter mask_debug_itm__StimPort25 = 32'hFFFFFFFF;

parameter debug_itm__StimPort26 = 32'hF8805068;
parameter val_debug_itm__StimPort26 = 32'h00000000;
parameter mask_debug_itm__StimPort26 = 32'hFFFFFFFF;

parameter debug_itm__StimPort27 = 32'hF880506C;
parameter val_debug_itm__StimPort27 = 32'h00000000;
parameter mask_debug_itm__StimPort27 = 32'hFFFFFFFF;

parameter debug_itm__StimPort28 = 32'hF8805070;
parameter val_debug_itm__StimPort28 = 32'h00000000;
parameter mask_debug_itm__StimPort28 = 32'hFFFFFFFF;

parameter debug_itm__StimPort29 = 32'hF8805074;
parameter val_debug_itm__StimPort29 = 32'h00000000;
parameter mask_debug_itm__StimPort29 = 32'hFFFFFFFF;

parameter debug_itm__StimPort30 = 32'hF8805078;
parameter val_debug_itm__StimPort30 = 32'h00000000;
parameter mask_debug_itm__StimPort30 = 32'hFFFFFFFF;

parameter debug_itm__StimPort31 = 32'hF880507C;
parameter val_debug_itm__StimPort31 = 32'h00000000;
parameter mask_debug_itm__StimPort31 = 32'hFFFFFFFF;

parameter debug_itm__TER = 32'hF8805E00;
parameter val_debug_itm__TER = 32'h00000000;
parameter mask_debug_itm__TER = 32'hFFFFFFFF;

parameter debug_itm__TTR = 32'hF8805E20;
parameter val_debug_itm__TTR = 32'h00000000;
parameter mask_debug_itm__TTR = 32'hFFFFFFFF;

parameter debug_itm__CR = 32'hF8805E80;
parameter val_debug_itm__CR = 32'h00000004;
parameter mask_debug_itm__CR = 32'h00FFFFFF;

parameter debug_itm__SCR = 32'hF8805E90;
parameter val_debug_itm__SCR = 32'h00000400;
parameter mask_debug_itm__SCR = 32'h00000FFF;

parameter debug_itm__ITTRIGOUTACK = 32'hF8805EE4;
parameter val_debug_itm__ITTRIGOUTACK = 32'h00000000;
parameter mask_debug_itm__ITTRIGOUTACK = 32'h00000001;

parameter debug_itm__ITTRIGOUT = 32'hF8805EE8;
parameter val_debug_itm__ITTRIGOUT = 32'h00000000;
parameter mask_debug_itm__ITTRIGOUT = 32'h00000001;

parameter debug_itm__ITATBDATA0 = 32'hF8805EEC;
parameter val_debug_itm__ITATBDATA0 = 32'h00000000;
parameter mask_debug_itm__ITATBDATA0 = 32'h00000003;

parameter debug_itm__ITATBCTR2 = 32'hF8805EF0;
parameter val_debug_itm__ITATBCTR2 = 32'h00000001;
parameter mask_debug_itm__ITATBCTR2 = 32'h00000001;

parameter debug_itm__ITATABCTR1 = 32'hF8805EF4;
parameter val_debug_itm__ITATABCTR1 = 32'h00000000;
parameter mask_debug_itm__ITATABCTR1 = 32'h0000007F;

parameter debug_itm__ITATBCTR0 = 32'hF8805EF8;
parameter val_debug_itm__ITATBCTR0 = 32'h00000000;
parameter mask_debug_itm__ITATBCTR0 = 32'h00000003;

parameter debug_itm__IMCR = 32'hF8805F00;
parameter val_debug_itm__IMCR = 32'h00000000;
parameter mask_debug_itm__IMCR = 32'h00000001;

parameter debug_itm__CTSR = 32'hF8805FA0;
parameter val_debug_itm__CTSR = 32'h000000FF;
parameter mask_debug_itm__CTSR = 32'h000000FF;

parameter debug_itm__CTCR = 32'hF8805FA4;
parameter val_debug_itm__CTCR = 32'h00000000;
parameter mask_debug_itm__CTCR = 32'h000000FF;

parameter debug_itm__LAR = 32'hF8805FB0;
parameter val_debug_itm__LAR = 32'h00000000;
parameter mask_debug_itm__LAR = 32'hFFFFFFFF;

parameter debug_itm__LSR = 32'hF8805FB4;
parameter val_debug_itm__LSR = 32'h00000003;
parameter mask_debug_itm__LSR = 32'h00000007;

parameter debug_itm__ASR = 32'hF8805FB8;
parameter val_debug_itm__ASR = 32'h00000088;
parameter mask_debug_itm__ASR = 32'h000000FF;

parameter debug_itm__DEVID = 32'hF8805FC8;
parameter val_debug_itm__DEVID = 32'h00000020;
parameter mask_debug_itm__DEVID = 32'h00001FFF;

parameter debug_itm__DTIR = 32'hF8805FCC;
parameter val_debug_itm__DTIR = 32'h00000043;
parameter mask_debug_itm__DTIR = 32'h000000FF;

parameter debug_itm__PERIPHID4 = 32'hF8805FD0;
parameter val_debug_itm__PERIPHID4 = 32'h00000004;
parameter mask_debug_itm__PERIPHID4 = 32'h000000FF;

parameter debug_itm__PERIPHID5 = 32'hF8805FD4;
parameter val_debug_itm__PERIPHID5 = 32'h00000000;
parameter mask_debug_itm__PERIPHID5 = 32'h000000FF;

parameter debug_itm__PERIPHID6 = 32'hF8805FD8;
parameter val_debug_itm__PERIPHID6 = 32'h00000000;
parameter mask_debug_itm__PERIPHID6 = 32'h000000FF;

parameter debug_itm__PERIPHID7 = 32'hF8805FDC;
parameter val_debug_itm__PERIPHID7 = 32'h00000000;
parameter mask_debug_itm__PERIPHID7 = 32'h000000FF;

parameter debug_itm__PERIPHID0 = 32'hF8805FE0;
parameter val_debug_itm__PERIPHID0 = 32'h00000013;
parameter mask_debug_itm__PERIPHID0 = 32'h000000FF;

parameter debug_itm__PERIPHID1 = 32'hF8805FE4;
parameter val_debug_itm__PERIPHID1 = 32'h000000B9;
parameter mask_debug_itm__PERIPHID1 = 32'h000000FF;

parameter debug_itm__PERIPHID2 = 32'hF8805FE8;
parameter val_debug_itm__PERIPHID2 = 32'h0000002B;
parameter mask_debug_itm__PERIPHID2 = 32'h000000FF;

parameter debug_itm__PERIPHID3 = 32'hF8805FEC;
parameter val_debug_itm__PERIPHID3 = 32'h00000000;
parameter mask_debug_itm__PERIPHID3 = 32'h000000FF;

parameter debug_itm__COMPID0 = 32'hF8805FF0;
parameter val_debug_itm__COMPID0 = 32'h0000000D;
parameter mask_debug_itm__COMPID0 = 32'h000000FF;

parameter debug_itm__COMPID1 = 32'hF8805FF4;
parameter val_debug_itm__COMPID1 = 32'h00000090;
parameter mask_debug_itm__COMPID1 = 32'h000000FF;

parameter debug_itm__COMPID2 = 32'hF8805FF8;
parameter val_debug_itm__COMPID2 = 32'h00000005;
parameter mask_debug_itm__COMPID2 = 32'h000000FF;

parameter debug_itm__COMPID3 = 32'hF8805FFC;
parameter val_debug_itm__COMPID3 = 32'h000000B1;
parameter mask_debug_itm__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module debug_tpiu tpiu
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter debug_tpiu__SuppSize = 32'hF8803000;
parameter val_debug_tpiu__SuppSize = 32'hFFFFFFFF;
parameter mask_debug_tpiu__SuppSize = 32'hFFFFFFFF;

parameter debug_tpiu__CurrentSize = 32'hF8803004;
parameter val_debug_tpiu__CurrentSize = 32'h00000001;
parameter mask_debug_tpiu__CurrentSize = 32'hFFFFFFFF;

parameter debug_tpiu__SuppTrigMode = 32'hF8803100;
parameter val_debug_tpiu__SuppTrigMode = 32'h0000011F;
parameter mask_debug_tpiu__SuppTrigMode = 32'h0003FFFF;

parameter debug_tpiu__TrigCount = 32'hF8803104;
parameter val_debug_tpiu__TrigCount = 32'h00000000;
parameter mask_debug_tpiu__TrigCount = 32'h000000FF;

parameter debug_tpiu__TrigMult = 32'hF8803108;
parameter val_debug_tpiu__TrigMult = 32'h00000000;
parameter mask_debug_tpiu__TrigMult = 32'h0000001F;

parameter debug_tpiu__SuppTest = 32'hF8803200;
parameter val_debug_tpiu__SuppTest = 32'h0003000F;
parameter mask_debug_tpiu__SuppTest = 32'h0003FFFF;

parameter debug_tpiu__CurrentTest = 32'hF8803204;
parameter val_debug_tpiu__CurrentTest = 32'h00000000;
parameter mask_debug_tpiu__CurrentTest = 32'h0003FFFF;

parameter debug_tpiu__TestRepeatCount = 32'hF8803208;
parameter val_debug_tpiu__TestRepeatCount = 32'h00000000;
parameter mask_debug_tpiu__TestRepeatCount = 32'h000000FF;

parameter debug_tpiu__FFSR = 32'hF8803300;
parameter val_debug_tpiu__FFSR = 32'h00000006;
parameter mask_debug_tpiu__FFSR = 32'h00000007;

parameter debug_tpiu__FFCR = 32'hF8803304;
parameter val_debug_tpiu__FFCR = 32'h00000000;
parameter mask_debug_tpiu__FFCR = 32'h00003FFF;

parameter debug_tpiu__FormatSyncCount = 32'hF8803308;
parameter val_debug_tpiu__FormatSyncCount = 32'h00000040;
parameter mask_debug_tpiu__FormatSyncCount = 32'h00000FFF;

parameter debug_tpiu__EXTCTLIn = 32'hF8803400;
parameter val_debug_tpiu__EXTCTLIn = 32'h00000000;
parameter mask_debug_tpiu__EXTCTLIn = 32'h000000FF;

parameter debug_tpiu__EXTCTLOut = 32'hF8803404;
parameter val_debug_tpiu__EXTCTLOut = 32'h00000000;
parameter mask_debug_tpiu__EXTCTLOut = 32'h000000FF;

parameter debug_tpiu__ITTRFLINACK = 32'hF8803EE4;
parameter val_debug_tpiu__ITTRFLINACK = 32'h00000000;
parameter mask_debug_tpiu__ITTRFLINACK = 32'h00000003;

parameter debug_tpiu__ITTRFLIN = 32'hF8803EE8;
parameter val_debug_tpiu__ITTRFLIN = 32'h00000000;
parameter mask_debug_tpiu__ITTRFLIN = 32'h00000000;

parameter debug_tpiu__ITATBDATA0 = 32'hF8803EEC;
parameter val_debug_tpiu__ITATBDATA0 = 32'h00000000;
parameter mask_debug_tpiu__ITATBDATA0 = 32'h00000000;

parameter debug_tpiu__ITATBCTR2 = 32'hF8803EF0;
parameter val_debug_tpiu__ITATBCTR2 = 32'h00000000;
parameter mask_debug_tpiu__ITATBCTR2 = 32'h00000003;

parameter debug_tpiu__ITATBCTR1 = 32'hF8803EF4;
parameter val_debug_tpiu__ITATBCTR1 = 32'h00000000;
parameter mask_debug_tpiu__ITATBCTR1 = 32'h00000000;

parameter debug_tpiu__ITATBCTR0 = 32'hF8803EF8;
parameter val_debug_tpiu__ITATBCTR0 = 32'h00000000;
parameter mask_debug_tpiu__ITATBCTR0 = 32'h00000000;

parameter debug_tpiu__IMCR = 32'hF8803F00;
parameter val_debug_tpiu__IMCR = 32'h00000000;
parameter mask_debug_tpiu__IMCR = 32'h00000001;

parameter debug_tpiu__CTSR = 32'hF8803FA0;
parameter val_debug_tpiu__CTSR = 32'h0000000F;
parameter mask_debug_tpiu__CTSR = 32'h0000000F;

parameter debug_tpiu__CTCR = 32'hF8803FA4;
parameter val_debug_tpiu__CTCR = 32'h00000000;
parameter mask_debug_tpiu__CTCR = 32'h0000000F;

parameter debug_tpiu__LAR = 32'hF8803FB0;
parameter val_debug_tpiu__LAR = 32'h00000000;
parameter mask_debug_tpiu__LAR = 32'hFFFFFFFF;

parameter debug_tpiu__LSR = 32'hF8803FB4;
parameter val_debug_tpiu__LSR = 32'h00000003;
parameter mask_debug_tpiu__LSR = 32'h00000007;

parameter debug_tpiu__ASR = 32'hF8803FB8;
parameter val_debug_tpiu__ASR = 32'h00000000;
parameter mask_debug_tpiu__ASR = 32'h000000FF;

parameter debug_tpiu__DEVID = 32'hF8803FC8;
parameter val_debug_tpiu__DEVID = 32'h000000A0;
parameter mask_debug_tpiu__DEVID = 32'h00000FFF;

parameter debug_tpiu__DTIR = 32'hF8803FCC;
parameter val_debug_tpiu__DTIR = 32'h00000011;
parameter mask_debug_tpiu__DTIR = 32'h000000FF;

parameter debug_tpiu__PERIPHID4 = 32'hF8803FD0;
parameter val_debug_tpiu__PERIPHID4 = 32'h00000004;
parameter mask_debug_tpiu__PERIPHID4 = 32'h000000FF;

parameter debug_tpiu__PERIPHID5 = 32'hF8803FD4;
parameter val_debug_tpiu__PERIPHID5 = 32'h00000000;
parameter mask_debug_tpiu__PERIPHID5 = 32'h000000FF;

parameter debug_tpiu__PERIPHID6 = 32'hF8803FD8;
parameter val_debug_tpiu__PERIPHID6 = 32'h00000000;
parameter mask_debug_tpiu__PERIPHID6 = 32'h000000FF;

parameter debug_tpiu__PERIPHID7 = 32'hF8803FDC;
parameter val_debug_tpiu__PERIPHID7 = 32'h00000000;
parameter mask_debug_tpiu__PERIPHID7 = 32'h000000FF;

parameter debug_tpiu__PERIPHID0 = 32'hF8803FE0;
parameter val_debug_tpiu__PERIPHID0 = 32'h00000012;
parameter mask_debug_tpiu__PERIPHID0 = 32'h000000FF;

parameter debug_tpiu__PERIPHID1 = 32'hF8803FE4;
parameter val_debug_tpiu__PERIPHID1 = 32'h000000B9;
parameter mask_debug_tpiu__PERIPHID1 = 32'h000000FF;

parameter debug_tpiu__PERIPHID2 = 32'hF8803FE8;
parameter val_debug_tpiu__PERIPHID2 = 32'h0000004B;
parameter mask_debug_tpiu__PERIPHID2 = 32'h000000FF;

parameter debug_tpiu__PERIPHID3 = 32'hF8803FEC;
parameter val_debug_tpiu__PERIPHID3 = 32'h00000000;
parameter mask_debug_tpiu__PERIPHID3 = 32'h000000FF;

parameter debug_tpiu__COMPID0 = 32'hF8803FF0;
parameter val_debug_tpiu__COMPID0 = 32'h0000000D;
parameter mask_debug_tpiu__COMPID0 = 32'h000000FF;

parameter debug_tpiu__COMPID1 = 32'hF8803FF4;
parameter val_debug_tpiu__COMPID1 = 32'h00000090;
parameter mask_debug_tpiu__COMPID1 = 32'h000000FF;

parameter debug_tpiu__COMPID2 = 32'hF8803FF8;
parameter val_debug_tpiu__COMPID2 = 32'h00000005;
parameter mask_debug_tpiu__COMPID2 = 32'h000000FF;

parameter debug_tpiu__COMPID3 = 32'hF8803FFC;
parameter val_debug_tpiu__COMPID3 = 32'h000000B1;
parameter mask_debug_tpiu__COMPID3 = 32'h000000FF;


// ************************************************************
//   Module devcfg devcfg
//   doc version: 1.1
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter devcfg__CTRL = 32'hF8007000;
parameter val_devcfg__CTRL = 32'h0C000000;
parameter mask_devcfg__CTRL = 32'hFFFFFFFF;

parameter devcfg__LOCK = 32'hF8007004;
parameter val_devcfg__LOCK = 32'h00000000;
parameter mask_devcfg__LOCK = 32'hFFFFFFFF;

parameter devcfg__CFG = 32'hF8007008;
parameter val_devcfg__CFG = 32'h0000050B;
parameter mask_devcfg__CFG = 32'hFFFFFFFF;

parameter devcfg__INT_STS = 32'hF800700C;
parameter val_devcfg__INT_STS = 32'h00000000;
parameter mask_devcfg__INT_STS = 32'hFFFFFFFF;

parameter devcfg__INT_MASK = 32'hF8007010;
parameter val_devcfg__INT_MASK = 32'hFFFFFFFF;
parameter mask_devcfg__INT_MASK = 32'hFFFFFFFF;

parameter devcfg__STATUS = 32'hF8007014;
parameter val_devcfg__STATUS = 32'h40000820;
parameter mask_devcfg__STATUS = 32'hFFFFFFFF;

parameter devcfg__DMA_SRC_ADDR = 32'hF8007018;
parameter val_devcfg__DMA_SRC_ADDR = 32'h00000000;
parameter mask_devcfg__DMA_SRC_ADDR = 32'hFFFFFFFF;

parameter devcfg__DMA_DST_ADDR = 32'hF800701C;
parameter val_devcfg__DMA_DST_ADDR = 32'h00000000;
parameter mask_devcfg__DMA_DST_ADDR = 32'hFFFFFFFF;

parameter devcfg__DMA_SRC_LEN = 32'hF8007020;
parameter val_devcfg__DMA_SRC_LEN = 32'h00000000;
parameter mask_devcfg__DMA_SRC_LEN = 32'hFFFFFFFF;

parameter devcfg__DMA_DEST_LEN = 32'hF8007024;
parameter val_devcfg__DMA_DEST_LEN = 32'h00000000;
parameter mask_devcfg__DMA_DEST_LEN = 32'hFFFFFFFF;

parameter devcfg__ROM_SHADOW = 32'hF8007028;
parameter val_devcfg__ROM_SHADOW = 32'h00000000;
parameter mask_devcfg__ROM_SHADOW = 32'hFFFFFFFF;

parameter devcfg__MULTIBOOT_ADDR = 32'hF800702C;
parameter val_devcfg__MULTIBOOT_ADDR = 32'h00000000;
parameter mask_devcfg__MULTIBOOT_ADDR = 32'hFFFFFFFF;

parameter devcfg__SW_ID = 32'hF8007030;
parameter val_devcfg__SW_ID = 32'h00000000;
parameter mask_devcfg__SW_ID = 32'hFFFFFFFF;

parameter devcfg__UNLOCK = 32'hF8007034;
parameter val_devcfg__UNLOCK = 32'h00000000;
parameter mask_devcfg__UNLOCK = 32'hFFFFFFFF;

parameter devcfg__MCTRL = 32'hF8007080;
parameter val_devcfg__MCTRL = 32'h00800000;
parameter mask_devcfg__MCTRL = 32'h0FFFFFFF;

parameter devcfg__XADCIF_CFG = 32'hF8007100;
parameter val_devcfg__XADCIF_CFG = 32'h00001114;
parameter mask_devcfg__XADCIF_CFG = 32'hFFFFFFFF;

parameter devcfg__XADCIF_INT_STS = 32'hF8007104;
parameter val_devcfg__XADCIF_INT_STS = 32'h00000200;
parameter mask_devcfg__XADCIF_INT_STS = 32'hFFFFFFFF;

parameter devcfg__XADCIF_INT_MASK = 32'hF8007108;
parameter val_devcfg__XADCIF_INT_MASK = 32'hFFFFFFFF;
parameter mask_devcfg__XADCIF_INT_MASK = 32'hFFFFFFFF;

parameter devcfg__XADCIF_MSTS = 32'hF800710C;
parameter val_devcfg__XADCIF_MSTS = 32'h00000500;
parameter mask_devcfg__XADCIF_MSTS = 32'hFFFFFFFF;

parameter devcfg__XADCIF_CMDFIFO = 32'hF8007110;
parameter val_devcfg__XADCIF_CMDFIFO = 32'h00000000;
parameter mask_devcfg__XADCIF_CMDFIFO = 32'hFFFFFFFF;

parameter devcfg__XADCIF_RDFIFO = 32'hF8007114;
parameter val_devcfg__XADCIF_RDFIFO = 32'h00000000;
parameter mask_devcfg__XADCIF_RDFIFO = 32'hFFFFFFFF;

parameter devcfg__XADCIF_MCTL = 32'hF8007118;
parameter val_devcfg__XADCIF_MCTL = 32'h00000010;
parameter mask_devcfg__XADCIF_MCTL = 32'hFFFFFFFF;


// ************************************************************
//   Module dmac0_ns dmac
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter dmac0_ns__DSR = 32'hF8004000;
parameter val_dmac0_ns__DSR = 32'h00000000;
parameter mask_dmac0_ns__DSR = 32'hFFFFFFFF;

parameter dmac0_ns__DPC = 32'hF8004004;
parameter val_dmac0_ns__DPC = 32'h00000000;
parameter mask_dmac0_ns__DPC = 32'hFFFFFFFF;

parameter dmac0_ns__INTEN = 32'hF8004020;
parameter val_dmac0_ns__INTEN = 32'h00000000;
parameter mask_dmac0_ns__INTEN = 32'hFFFFFFFF;

parameter dmac0_ns__INT_EVENT_RIS = 32'hF8004024;
parameter val_dmac0_ns__INT_EVENT_RIS = 32'h00000000;
parameter mask_dmac0_ns__INT_EVENT_RIS = 32'hFFFFFFFF;

parameter dmac0_ns__INTMIS = 32'hF8004028;
parameter val_dmac0_ns__INTMIS = 32'h00000000;
parameter mask_dmac0_ns__INTMIS = 32'hFFFFFFFF;

parameter dmac0_ns__INTCLR = 32'hF800402C;
parameter val_dmac0_ns__INTCLR = 32'h00000000;
parameter mask_dmac0_ns__INTCLR = 32'hFFFFFFFF;

parameter dmac0_ns__FSRD = 32'hF8004030;
parameter val_dmac0_ns__FSRD = 32'h00000000;
parameter mask_dmac0_ns__FSRD = 32'hFFFFFFFF;

parameter dmac0_ns__FSRC = 32'hF8004034;
parameter val_dmac0_ns__FSRC = 32'h00000000;
parameter mask_dmac0_ns__FSRC = 32'hFFFFFFFF;

parameter dmac0_ns__FTRD = 32'hF8004038;
parameter val_dmac0_ns__FTRD = 32'h00000000;
parameter mask_dmac0_ns__FTRD = 32'hFFFFFFFF;

parameter dmac0_ns__FTR0 = 32'hF8004040;
parameter val_dmac0_ns__FTR0 = 32'h00000000;
parameter mask_dmac0_ns__FTR0 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR1 = 32'hF8004044;
parameter val_dmac0_ns__FTR1 = 32'h00000000;
parameter mask_dmac0_ns__FTR1 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR2 = 32'hF8004048;
parameter val_dmac0_ns__FTR2 = 32'h00000000;
parameter mask_dmac0_ns__FTR2 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR3 = 32'hF800404C;
parameter val_dmac0_ns__FTR3 = 32'h00000000;
parameter mask_dmac0_ns__FTR3 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR4 = 32'hF8004050;
parameter val_dmac0_ns__FTR4 = 32'h00000000;
parameter mask_dmac0_ns__FTR4 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR5 = 32'hF8004054;
parameter val_dmac0_ns__FTR5 = 32'h00000000;
parameter mask_dmac0_ns__FTR5 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR6 = 32'hF8004058;
parameter val_dmac0_ns__FTR6 = 32'h00000000;
parameter mask_dmac0_ns__FTR6 = 32'hFFFFFFFF;

parameter dmac0_ns__FTR7 = 32'hF800405C;
parameter val_dmac0_ns__FTR7 = 32'h00000000;
parameter mask_dmac0_ns__FTR7 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR0 = 32'hF8004100;
parameter val_dmac0_ns__CSR0 = 32'h00000000;
parameter mask_dmac0_ns__CSR0 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC0 = 32'hF8004104;
parameter val_dmac0_ns__CPC0 = 32'h00000000;
parameter mask_dmac0_ns__CPC0 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR1 = 32'hF8004108;
parameter val_dmac0_ns__CSR1 = 32'h00000000;
parameter mask_dmac0_ns__CSR1 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC1 = 32'hF800410C;
parameter val_dmac0_ns__CPC1 = 32'h00000000;
parameter mask_dmac0_ns__CPC1 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR2 = 32'hF8004110;
parameter val_dmac0_ns__CSR2 = 32'h00000000;
parameter mask_dmac0_ns__CSR2 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC2 = 32'hF8004114;
parameter val_dmac0_ns__CPC2 = 32'h00000000;
parameter mask_dmac0_ns__CPC2 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR3 = 32'hF8004118;
parameter val_dmac0_ns__CSR3 = 32'h00000000;
parameter mask_dmac0_ns__CSR3 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC3 = 32'hF800411C;
parameter val_dmac0_ns__CPC3 = 32'h00000000;
parameter mask_dmac0_ns__CPC3 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR4 = 32'hF8004120;
parameter val_dmac0_ns__CSR4 = 32'h00000000;
parameter mask_dmac0_ns__CSR4 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC4 = 32'hF8004124;
parameter val_dmac0_ns__CPC4 = 32'h00000000;
parameter mask_dmac0_ns__CPC4 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR5 = 32'hF8004128;
parameter val_dmac0_ns__CSR5 = 32'h00000000;
parameter mask_dmac0_ns__CSR5 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC5 = 32'hF800412C;
parameter val_dmac0_ns__CPC5 = 32'h00000000;
parameter mask_dmac0_ns__CPC5 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR6 = 32'hF8004130;
parameter val_dmac0_ns__CSR6 = 32'h00000000;
parameter mask_dmac0_ns__CSR6 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC6 = 32'hF8004134;
parameter val_dmac0_ns__CPC6 = 32'h00000000;
parameter mask_dmac0_ns__CPC6 = 32'hFFFFFFFF;

parameter dmac0_ns__CSR7 = 32'hF8004138;
parameter val_dmac0_ns__CSR7 = 32'h00000000;
parameter mask_dmac0_ns__CSR7 = 32'hFFFFFFFF;

parameter dmac0_ns__CPC7 = 32'hF800413C;
parameter val_dmac0_ns__CPC7 = 32'h00000000;
parameter mask_dmac0_ns__CPC7 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR0 = 32'hF8004400;
parameter val_dmac0_ns__SAR0 = 32'h00000000;
parameter mask_dmac0_ns__SAR0 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR0 = 32'hF8004404;
parameter val_dmac0_ns__DAR0 = 32'h00000000;
parameter mask_dmac0_ns__DAR0 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR0 = 32'hF8004408;
parameter val_dmac0_ns__CCR0 = 32'h00000000;
parameter mask_dmac0_ns__CCR0 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_0 = 32'hF800440C;
parameter val_dmac0_ns__LC0_0 = 32'h00000000;
parameter mask_dmac0_ns__LC0_0 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_0 = 32'hF8004410;
parameter val_dmac0_ns__LC1_0 = 32'h00000000;
parameter mask_dmac0_ns__LC1_0 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR1 = 32'hF8004420;
parameter val_dmac0_ns__SAR1 = 32'h00000000;
parameter mask_dmac0_ns__SAR1 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR1 = 32'hF8004424;
parameter val_dmac0_ns__DAR1 = 32'h00000000;
parameter mask_dmac0_ns__DAR1 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR1 = 32'hF8004428;
parameter val_dmac0_ns__CCR1 = 32'h00000000;
parameter mask_dmac0_ns__CCR1 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_1 = 32'hF800442C;
parameter val_dmac0_ns__LC0_1 = 32'h00000000;
parameter mask_dmac0_ns__LC0_1 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_1 = 32'hF8004430;
parameter val_dmac0_ns__LC1_1 = 32'h00000000;
parameter mask_dmac0_ns__LC1_1 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR2 = 32'hF8004440;
parameter val_dmac0_ns__SAR2 = 32'h00000000;
parameter mask_dmac0_ns__SAR2 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR2 = 32'hF8004444;
parameter val_dmac0_ns__DAR2 = 32'h00000000;
parameter mask_dmac0_ns__DAR2 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR2 = 32'hF8004448;
parameter val_dmac0_ns__CCR2 = 32'h00000000;
parameter mask_dmac0_ns__CCR2 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_2 = 32'hF800444C;
parameter val_dmac0_ns__LC0_2 = 32'h00000000;
parameter mask_dmac0_ns__LC0_2 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_2 = 32'hF8004450;
parameter val_dmac0_ns__LC1_2 = 32'h00000000;
parameter mask_dmac0_ns__LC1_2 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR3 = 32'hF8004460;
parameter val_dmac0_ns__SAR3 = 32'h00000000;
parameter mask_dmac0_ns__SAR3 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR3 = 32'hF8004464;
parameter val_dmac0_ns__DAR3 = 32'h00000000;
parameter mask_dmac0_ns__DAR3 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR3 = 32'hF8004468;
parameter val_dmac0_ns__CCR3 = 32'h00000000;
parameter mask_dmac0_ns__CCR3 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_3 = 32'hF800446C;
parameter val_dmac0_ns__LC0_3 = 32'h00000000;
parameter mask_dmac0_ns__LC0_3 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_3 = 32'hF8004470;
parameter val_dmac0_ns__LC1_3 = 32'h00000000;
parameter mask_dmac0_ns__LC1_3 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR4 = 32'hF8004480;
parameter val_dmac0_ns__SAR4 = 32'h00000000;
parameter mask_dmac0_ns__SAR4 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR4 = 32'hF8004484;
parameter val_dmac0_ns__DAR4 = 32'h00000000;
parameter mask_dmac0_ns__DAR4 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR4 = 32'hF8004488;
parameter val_dmac0_ns__CCR4 = 32'h00000000;
parameter mask_dmac0_ns__CCR4 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_4 = 32'hF800448C;
parameter val_dmac0_ns__LC0_4 = 32'h00000000;
parameter mask_dmac0_ns__LC0_4 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_4 = 32'hF8004490;
parameter val_dmac0_ns__LC1_4 = 32'h00000000;
parameter mask_dmac0_ns__LC1_4 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR5 = 32'hF80044A0;
parameter val_dmac0_ns__SAR5 = 32'h00000000;
parameter mask_dmac0_ns__SAR5 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR5 = 32'hF80044A4;
parameter val_dmac0_ns__DAR5 = 32'h00000000;
parameter mask_dmac0_ns__DAR5 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR5 = 32'hF80044A8;
parameter val_dmac0_ns__CCR5 = 32'h00000000;
parameter mask_dmac0_ns__CCR5 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_5 = 32'hF80044AC;
parameter val_dmac0_ns__LC0_5 = 32'h00000000;
parameter mask_dmac0_ns__LC0_5 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_5 = 32'hF80044B0;
parameter val_dmac0_ns__LC1_5 = 32'h00000000;
parameter mask_dmac0_ns__LC1_5 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR6 = 32'hF80044C0;
parameter val_dmac0_ns__SAR6 = 32'h00000000;
parameter mask_dmac0_ns__SAR6 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR6 = 32'hF80044C4;
parameter val_dmac0_ns__DAR6 = 32'h00000000;
parameter mask_dmac0_ns__DAR6 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR6 = 32'hF80044C8;
parameter val_dmac0_ns__CCR6 = 32'h00000000;
parameter mask_dmac0_ns__CCR6 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_6 = 32'hF80044CC;
parameter val_dmac0_ns__LC0_6 = 32'h00000000;
parameter mask_dmac0_ns__LC0_6 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_6 = 32'hF80044D0;
parameter val_dmac0_ns__LC1_6 = 32'h00000000;
parameter mask_dmac0_ns__LC1_6 = 32'hFFFFFFFF;

parameter dmac0_ns__SAR7 = 32'hF80044E0;
parameter val_dmac0_ns__SAR7 = 32'h00000000;
parameter mask_dmac0_ns__SAR7 = 32'hFFFFFFFF;

parameter dmac0_ns__DAR7 = 32'hF80044E4;
parameter val_dmac0_ns__DAR7 = 32'h00000000;
parameter mask_dmac0_ns__DAR7 = 32'hFFFFFFFF;

parameter dmac0_ns__CCR7 = 32'hF80044E8;
parameter val_dmac0_ns__CCR7 = 32'h00000000;
parameter mask_dmac0_ns__CCR7 = 32'hFFFFFFFF;

parameter dmac0_ns__LC0_7 = 32'hF80044EC;
parameter val_dmac0_ns__LC0_7 = 32'h00000000;
parameter mask_dmac0_ns__LC0_7 = 32'hFFFFFFFF;

parameter dmac0_ns__LC1_7 = 32'hF80044F0;
parameter val_dmac0_ns__LC1_7 = 32'h00000000;
parameter mask_dmac0_ns__LC1_7 = 32'hFFFFFFFF;

parameter dmac0_ns__DBGSTATUS = 32'hF8004D00;
parameter val_dmac0_ns__DBGSTATUS = 32'h00000000;
parameter mask_dmac0_ns__DBGSTATUS = 32'hFFFFFFFF;

parameter dmac0_ns__DBGCMD = 32'hF8004D04;
parameter val_dmac0_ns__DBGCMD = 32'h00000000;
parameter mask_dmac0_ns__DBGCMD = 32'hFFFFFFFF;

parameter dmac0_ns__DBGINST0 = 32'hF8004D08;
parameter val_dmac0_ns__DBGINST0 = 32'h00000000;
parameter mask_dmac0_ns__DBGINST0 = 32'hFFFFFFFF;

parameter dmac0_ns__DBGINST1 = 32'hF8004D0C;
parameter val_dmac0_ns__DBGINST1 = 32'h00000000;
parameter mask_dmac0_ns__DBGINST1 = 32'hFFFFFFFF;

parameter dmac0_ns__CR0 = 32'hF8004E00;
parameter val_dmac0_ns__CR0 = 32'h00000000;
parameter mask_dmac0_ns__CR0 = 32'hFFFFFFFF;

parameter dmac0_ns__CR1 = 32'hF8004E04;
parameter val_dmac0_ns__CR1 = 32'h00000000;
parameter mask_dmac0_ns__CR1 = 32'hFFFFFFFF;

parameter dmac0_ns__CR2 = 32'hF8004E08;
parameter val_dmac0_ns__CR2 = 32'h00000000;
parameter mask_dmac0_ns__CR2 = 32'hFFFFFFFF;

parameter dmac0_ns__CR3 = 32'hF8004E0C;
parameter val_dmac0_ns__CR3 = 32'h00000000;
parameter mask_dmac0_ns__CR3 = 32'hFFFFFFFF;

parameter dmac0_ns__CR4 = 32'hF8004E10;
parameter val_dmac0_ns__CR4 = 32'h00000000;
parameter mask_dmac0_ns__CR4 = 32'hFFFFFFFF;

parameter dmac0_ns__CRD = 32'hF8004E14;
parameter val_dmac0_ns__CRD = 32'h00000000;
parameter mask_dmac0_ns__CRD = 32'hFFFFFFFF;

parameter dmac0_ns__WD = 32'hF8004E80;
parameter val_dmac0_ns__WD = 32'h00000000;
parameter mask_dmac0_ns__WD = 32'hFFFFFFFF;

parameter dmac0_ns__periph_id_0 = 32'hF8004FE0;
parameter val_dmac0_ns__periph_id_0 = 32'h00000000;
parameter mask_dmac0_ns__periph_id_0 = 32'hFFFFFFFF;

parameter dmac0_ns__periph_id_1 = 32'hF8004FE4;
parameter val_dmac0_ns__periph_id_1 = 32'h00000000;
parameter mask_dmac0_ns__periph_id_1 = 32'hFFFFFFFF;

parameter dmac0_ns__periph_id_2 = 32'hF8004FE8;
parameter val_dmac0_ns__periph_id_2 = 32'h00000000;
parameter mask_dmac0_ns__periph_id_2 = 32'hFFFFFFFF;

parameter dmac0_ns__periph_id_3 = 32'hF8004FEC;
parameter val_dmac0_ns__periph_id_3 = 32'h00000000;
parameter mask_dmac0_ns__periph_id_3 = 32'hFFFFFFFF;

parameter dmac0_ns__pcell_id_0 = 32'hF8004FF0;
parameter val_dmac0_ns__pcell_id_0 = 32'h00000000;
parameter mask_dmac0_ns__pcell_id_0 = 32'hFFFFFFFF;

parameter dmac0_ns__pcell_id_1 = 32'hF8004FF4;
parameter val_dmac0_ns__pcell_id_1 = 32'h00000000;
parameter mask_dmac0_ns__pcell_id_1 = 32'hFFFFFFFF;

parameter dmac0_ns__pcell_id_2 = 32'hF8004FF8;
parameter val_dmac0_ns__pcell_id_2 = 32'h00000000;
parameter mask_dmac0_ns__pcell_id_2 = 32'hFFFFFFFF;

parameter dmac0_ns__pcell_id_3 = 32'hF8004FFC;
parameter val_dmac0_ns__pcell_id_3 = 32'h00000000;
parameter mask_dmac0_ns__pcell_id_3 = 32'hFFFFFFFF;


// ************************************************************
//   Module dmac0_s dmac
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter dmac0_s__DSR = 32'hF8003000;
parameter val_dmac0_s__DSR = 32'h00000000;
parameter mask_dmac0_s__DSR = 32'hFFFFFFFF;

parameter dmac0_s__DPC = 32'hF8003004;
parameter val_dmac0_s__DPC = 32'h00000000;
parameter mask_dmac0_s__DPC = 32'hFFFFFFFF;

parameter dmac0_s__INTEN = 32'hF8003020;
parameter val_dmac0_s__INTEN = 32'h00000000;
parameter mask_dmac0_s__INTEN = 32'hFFFFFFFF;

parameter dmac0_s__INT_EVENT_RIS = 32'hF8003024;
parameter val_dmac0_s__INT_EVENT_RIS = 32'h00000000;
parameter mask_dmac0_s__INT_EVENT_RIS = 32'hFFFFFFFF;

parameter dmac0_s__INTMIS = 32'hF8003028;
parameter val_dmac0_s__INTMIS = 32'h00000000;
parameter mask_dmac0_s__INTMIS = 32'hFFFFFFFF;

parameter dmac0_s__INTCLR = 32'hF800302C;
parameter val_dmac0_s__INTCLR = 32'h00000000;
parameter mask_dmac0_s__INTCLR = 32'hFFFFFFFF;

parameter dmac0_s__FSRD = 32'hF8003030;
parameter val_dmac0_s__FSRD = 32'h00000000;
parameter mask_dmac0_s__FSRD = 32'hFFFFFFFF;

parameter dmac0_s__FSRC = 32'hF8003034;
parameter val_dmac0_s__FSRC = 32'h00000000;
parameter mask_dmac0_s__FSRC = 32'hFFFFFFFF;

parameter dmac0_s__FTRD = 32'hF8003038;
parameter val_dmac0_s__FTRD = 32'h00000000;
parameter mask_dmac0_s__FTRD = 32'hFFFFFFFF;

parameter dmac0_s__FTR0 = 32'hF8003040;
parameter val_dmac0_s__FTR0 = 32'h00000000;
parameter mask_dmac0_s__FTR0 = 32'hFFFFFFFF;

parameter dmac0_s__FTR1 = 32'hF8003044;
parameter val_dmac0_s__FTR1 = 32'h00000000;
parameter mask_dmac0_s__FTR1 = 32'hFFFFFFFF;

parameter dmac0_s__FTR2 = 32'hF8003048;
parameter val_dmac0_s__FTR2 = 32'h00000000;
parameter mask_dmac0_s__FTR2 = 32'hFFFFFFFF;

parameter dmac0_s__FTR3 = 32'hF800304C;
parameter val_dmac0_s__FTR3 = 32'h00000000;
parameter mask_dmac0_s__FTR3 = 32'hFFFFFFFF;

parameter dmac0_s__FTR4 = 32'hF8003050;
parameter val_dmac0_s__FTR4 = 32'h00000000;
parameter mask_dmac0_s__FTR4 = 32'hFFFFFFFF;

parameter dmac0_s__FTR5 = 32'hF8003054;
parameter val_dmac0_s__FTR5 = 32'h00000000;
parameter mask_dmac0_s__FTR5 = 32'hFFFFFFFF;

parameter dmac0_s__FTR6 = 32'hF8003058;
parameter val_dmac0_s__FTR6 = 32'h00000000;
parameter mask_dmac0_s__FTR6 = 32'hFFFFFFFF;

parameter dmac0_s__FTR7 = 32'hF800305C;
parameter val_dmac0_s__FTR7 = 32'h00000000;
parameter mask_dmac0_s__FTR7 = 32'hFFFFFFFF;

parameter dmac0_s__CSR0 = 32'hF8003100;
parameter val_dmac0_s__CSR0 = 32'h00000000;
parameter mask_dmac0_s__CSR0 = 32'hFFFFFFFF;

parameter dmac0_s__CPC0 = 32'hF8003104;
parameter val_dmac0_s__CPC0 = 32'h00000000;
parameter mask_dmac0_s__CPC0 = 32'hFFFFFFFF;

parameter dmac0_s__CSR1 = 32'hF8003108;
parameter val_dmac0_s__CSR1 = 32'h00000000;
parameter mask_dmac0_s__CSR1 = 32'hFFFFFFFF;

parameter dmac0_s__CPC1 = 32'hF800310C;
parameter val_dmac0_s__CPC1 = 32'h00000000;
parameter mask_dmac0_s__CPC1 = 32'hFFFFFFFF;

parameter dmac0_s__CSR2 = 32'hF8003110;
parameter val_dmac0_s__CSR2 = 32'h00000000;
parameter mask_dmac0_s__CSR2 = 32'hFFFFFFFF;

parameter dmac0_s__CPC2 = 32'hF8003114;
parameter val_dmac0_s__CPC2 = 32'h00000000;
parameter mask_dmac0_s__CPC2 = 32'hFFFFFFFF;

parameter dmac0_s__CSR3 = 32'hF8003118;
parameter val_dmac0_s__CSR3 = 32'h00000000;
parameter mask_dmac0_s__CSR3 = 32'hFFFFFFFF;

parameter dmac0_s__CPC3 = 32'hF800311C;
parameter val_dmac0_s__CPC3 = 32'h00000000;
parameter mask_dmac0_s__CPC3 = 32'hFFFFFFFF;

parameter dmac0_s__CSR4 = 32'hF8003120;
parameter val_dmac0_s__CSR4 = 32'h00000000;
parameter mask_dmac0_s__CSR4 = 32'hFFFFFFFF;

parameter dmac0_s__CPC4 = 32'hF8003124;
parameter val_dmac0_s__CPC4 = 32'h00000000;
parameter mask_dmac0_s__CPC4 = 32'hFFFFFFFF;

parameter dmac0_s__CSR5 = 32'hF8003128;
parameter val_dmac0_s__CSR5 = 32'h00000000;
parameter mask_dmac0_s__CSR5 = 32'hFFFFFFFF;

parameter dmac0_s__CPC5 = 32'hF800312C;
parameter val_dmac0_s__CPC5 = 32'h00000000;
parameter mask_dmac0_s__CPC5 = 32'hFFFFFFFF;

parameter dmac0_s__CSR6 = 32'hF8003130;
parameter val_dmac0_s__CSR6 = 32'h00000000;
parameter mask_dmac0_s__CSR6 = 32'hFFFFFFFF;

parameter dmac0_s__CPC6 = 32'hF8003134;
parameter val_dmac0_s__CPC6 = 32'h00000000;
parameter mask_dmac0_s__CPC6 = 32'hFFFFFFFF;

parameter dmac0_s__CSR7 = 32'hF8003138;
parameter val_dmac0_s__CSR7 = 32'h00000000;
parameter mask_dmac0_s__CSR7 = 32'hFFFFFFFF;

parameter dmac0_s__CPC7 = 32'hF800313C;
parameter val_dmac0_s__CPC7 = 32'h00000000;
parameter mask_dmac0_s__CPC7 = 32'hFFFFFFFF;

parameter dmac0_s__SAR0 = 32'hF8003400;
parameter val_dmac0_s__SAR0 = 32'h00000000;
parameter mask_dmac0_s__SAR0 = 32'hFFFFFFFF;

parameter dmac0_s__DAR0 = 32'hF8003404;
parameter val_dmac0_s__DAR0 = 32'h00000000;
parameter mask_dmac0_s__DAR0 = 32'hFFFFFFFF;

parameter dmac0_s__CCR0 = 32'hF8003408;
parameter val_dmac0_s__CCR0 = 32'h00800200;
parameter mask_dmac0_s__CCR0 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_0 = 32'hF800340C;
parameter val_dmac0_s__LC0_0 = 32'h00000000;
parameter mask_dmac0_s__LC0_0 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_0 = 32'hF8003410;
parameter val_dmac0_s__LC1_0 = 32'h00000000;
parameter mask_dmac0_s__LC1_0 = 32'hFFFFFFFF;

parameter dmac0_s__SAR1 = 32'hF8003420;
parameter val_dmac0_s__SAR1 = 32'h00000000;
parameter mask_dmac0_s__SAR1 = 32'hFFFFFFFF;

parameter dmac0_s__DAR1 = 32'hF8003424;
parameter val_dmac0_s__DAR1 = 32'h00000000;
parameter mask_dmac0_s__DAR1 = 32'hFFFFFFFF;

parameter dmac0_s__CCR1 = 32'hF8003428;
parameter val_dmac0_s__CCR1 = 32'h00800200;
parameter mask_dmac0_s__CCR1 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_1 = 32'hF800342C;
parameter val_dmac0_s__LC0_1 = 32'h00000000;
parameter mask_dmac0_s__LC0_1 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_1 = 32'hF8003430;
parameter val_dmac0_s__LC1_1 = 32'h00000000;
parameter mask_dmac0_s__LC1_1 = 32'hFFFFFFFF;

parameter dmac0_s__SAR2 = 32'hF8003440;
parameter val_dmac0_s__SAR2 = 32'h00000000;
parameter mask_dmac0_s__SAR2 = 32'hFFFFFFFF;

parameter dmac0_s__DAR2 = 32'hF8003444;
parameter val_dmac0_s__DAR2 = 32'h00000000;
parameter mask_dmac0_s__DAR2 = 32'hFFFFFFFF;

parameter dmac0_s__CCR2 = 32'hF8003448;
parameter val_dmac0_s__CCR2 = 32'h00800200;
parameter mask_dmac0_s__CCR2 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_2 = 32'hF800344C;
parameter val_dmac0_s__LC0_2 = 32'h00000000;
parameter mask_dmac0_s__LC0_2 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_2 = 32'hF8003450;
parameter val_dmac0_s__LC1_2 = 32'h00000000;
parameter mask_dmac0_s__LC1_2 = 32'hFFFFFFFF;

parameter dmac0_s__SAR3 = 32'hF8003460;
parameter val_dmac0_s__SAR3 = 32'h00000000;
parameter mask_dmac0_s__SAR3 = 32'hFFFFFFFF;

parameter dmac0_s__DAR3 = 32'hF8003464;
parameter val_dmac0_s__DAR3 = 32'h00000000;
parameter mask_dmac0_s__DAR3 = 32'hFFFFFFFF;

parameter dmac0_s__CCR3 = 32'hF8003468;
parameter val_dmac0_s__CCR3 = 32'h00800200;
parameter mask_dmac0_s__CCR3 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_3 = 32'hF800346C;
parameter val_dmac0_s__LC0_3 = 32'h00000000;
parameter mask_dmac0_s__LC0_3 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_3 = 32'hF8003470;
parameter val_dmac0_s__LC1_3 = 32'h00000000;
parameter mask_dmac0_s__LC1_3 = 32'hFFFFFFFF;

parameter dmac0_s__SAR4 = 32'hF8003480;
parameter val_dmac0_s__SAR4 = 32'h00000000;
parameter mask_dmac0_s__SAR4 = 32'hFFFFFFFF;

parameter dmac0_s__DAR4 = 32'hF8003484;
parameter val_dmac0_s__DAR4 = 32'h00000000;
parameter mask_dmac0_s__DAR4 = 32'hFFFFFFFF;

parameter dmac0_s__CCR4 = 32'hF8003488;
parameter val_dmac0_s__CCR4 = 32'h00800200;
parameter mask_dmac0_s__CCR4 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_4 = 32'hF800348C;
parameter val_dmac0_s__LC0_4 = 32'h00000000;
parameter mask_dmac0_s__LC0_4 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_4 = 32'hF8003490;
parameter val_dmac0_s__LC1_4 = 32'h00000000;
parameter mask_dmac0_s__LC1_4 = 32'hFFFFFFFF;

parameter dmac0_s__SAR5 = 32'hF80034A0;
parameter val_dmac0_s__SAR5 = 32'h00000000;
parameter mask_dmac0_s__SAR5 = 32'hFFFFFFFF;

parameter dmac0_s__DAR5 = 32'hF80034A4;
parameter val_dmac0_s__DAR5 = 32'h00000000;
parameter mask_dmac0_s__DAR5 = 32'hFFFFFFFF;

parameter dmac0_s__CCR5 = 32'hF80034A8;
parameter val_dmac0_s__CCR5 = 32'h00800200;
parameter mask_dmac0_s__CCR5 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_5 = 32'hF80034AC;
parameter val_dmac0_s__LC0_5 = 32'h00000000;
parameter mask_dmac0_s__LC0_5 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_5 = 32'hF80034B0;
parameter val_dmac0_s__LC1_5 = 32'h00000000;
parameter mask_dmac0_s__LC1_5 = 32'hFFFFFFFF;

parameter dmac0_s__SAR6 = 32'hF80034C0;
parameter val_dmac0_s__SAR6 = 32'h00000000;
parameter mask_dmac0_s__SAR6 = 32'hFFFFFFFF;

parameter dmac0_s__DAR6 = 32'hF80034C4;
parameter val_dmac0_s__DAR6 = 32'h00000000;
parameter mask_dmac0_s__DAR6 = 32'hFFFFFFFF;

parameter dmac0_s__CCR6 = 32'hF80034C8;
parameter val_dmac0_s__CCR6 = 32'h00800200;
parameter mask_dmac0_s__CCR6 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_6 = 32'hF80034CC;
parameter val_dmac0_s__LC0_6 = 32'h00000000;
parameter mask_dmac0_s__LC0_6 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_6 = 32'hF80034D0;
parameter val_dmac0_s__LC1_6 = 32'h00000000;
parameter mask_dmac0_s__LC1_6 = 32'hFFFFFFFF;

parameter dmac0_s__SAR7 = 32'hF80034E0;
parameter val_dmac0_s__SAR7 = 32'h00000000;
parameter mask_dmac0_s__SAR7 = 32'hFFFFFFFF;

parameter dmac0_s__DAR7 = 32'hF80034E4;
parameter val_dmac0_s__DAR7 = 32'h00000000;
parameter mask_dmac0_s__DAR7 = 32'hFFFFFFFF;

parameter dmac0_s__CCR7 = 32'hF80034E8;
parameter val_dmac0_s__CCR7 = 32'h00800200;
parameter mask_dmac0_s__CCR7 = 32'hFFFFFFFF;

parameter dmac0_s__LC0_7 = 32'hF80034EC;
parameter val_dmac0_s__LC0_7 = 32'h00000000;
parameter mask_dmac0_s__LC0_7 = 32'hFFFFFFFF;

parameter dmac0_s__LC1_7 = 32'hF80034F0;
parameter val_dmac0_s__LC1_7 = 32'h00000000;
parameter mask_dmac0_s__LC1_7 = 32'hFFFFFFFF;

parameter dmac0_s__DBGSTATUS = 32'hF8003D00;
parameter val_dmac0_s__DBGSTATUS = 32'h00000000;
parameter mask_dmac0_s__DBGSTATUS = 32'hFFFFFFFF;

parameter dmac0_s__DBGCMD = 32'hF8003D04;
parameter val_dmac0_s__DBGCMD = 32'h00000000;
parameter mask_dmac0_s__DBGCMD = 32'hFFFFFFFF;

parameter dmac0_s__DBGINST0 = 32'hF8003D08;
parameter val_dmac0_s__DBGINST0 = 32'h00000000;
parameter mask_dmac0_s__DBGINST0 = 32'hFFFFFFFF;

parameter dmac0_s__DBGINST1 = 32'hF8003D0C;
parameter val_dmac0_s__DBGINST1 = 32'h00000000;
parameter mask_dmac0_s__DBGINST1 = 32'hFFFFFFFF;

parameter dmac0_s__CR0 = 32'hF8003E00;
parameter val_dmac0_s__CR0 = 32'h001E3071;
parameter mask_dmac0_s__CR0 = 32'hFFFFFFFF;

parameter dmac0_s__CR1 = 32'hF8003E04;
parameter val_dmac0_s__CR1 = 32'h00000074;
parameter mask_dmac0_s__CR1 = 32'hFFFFFFFF;

parameter dmac0_s__CR2 = 32'hF8003E08;
parameter val_dmac0_s__CR2 = 32'h00000000;
parameter mask_dmac0_s__CR2 = 32'hFFFFFFFF;

parameter dmac0_s__CR3 = 32'hF8003E0C;
parameter val_dmac0_s__CR3 = 32'h00000000;
parameter mask_dmac0_s__CR3 = 32'hFFFFFFFF;

parameter dmac0_s__CR4 = 32'hF8003E10;
parameter val_dmac0_s__CR4 = 32'h00000000;
parameter mask_dmac0_s__CR4 = 32'hFFFFFFFF;

parameter dmac0_s__CRD = 32'hF8003E14;
parameter val_dmac0_s__CRD = 32'h07FF7F73;
parameter mask_dmac0_s__CRD = 32'hFFFFFFFF;

parameter dmac0_s__WD = 32'hF8003E80;
parameter val_dmac0_s__WD = 32'h00000000;
parameter mask_dmac0_s__WD = 32'hFFFFFFFF;

parameter dmac0_s__periph_id_0 = 32'hF8003FE0;
parameter val_dmac0_s__periph_id_0 = 32'h00000030;
parameter mask_dmac0_s__periph_id_0 = 32'hFFFFFFFF;

parameter dmac0_s__periph_id_1 = 32'hF8003FE4;
parameter val_dmac0_s__periph_id_1 = 32'h00000013;
parameter mask_dmac0_s__periph_id_1 = 32'hFFFFFFFF;

parameter dmac0_s__periph_id_2 = 32'hF8003FE8;
parameter val_dmac0_s__periph_id_2 = 32'h00000024;
parameter mask_dmac0_s__periph_id_2 = 32'hFFFFFFFF;

parameter dmac0_s__periph_id_3 = 32'hF8003FEC;
parameter val_dmac0_s__periph_id_3 = 32'h00000000;
parameter mask_dmac0_s__periph_id_3 = 32'hFFFFFFFF;

parameter dmac0_s__pcell_id_0 = 32'hF8003FF0;
parameter val_dmac0_s__pcell_id_0 = 32'h0000000D;
parameter mask_dmac0_s__pcell_id_0 = 32'hFFFFFFFF;

parameter dmac0_s__pcell_id_1 = 32'hF8003FF4;
parameter val_dmac0_s__pcell_id_1 = 32'h000000F0;
parameter mask_dmac0_s__pcell_id_1 = 32'hFFFFFFFF;

parameter dmac0_s__pcell_id_2 = 32'hF8003FF8;
parameter val_dmac0_s__pcell_id_2 = 32'h00000005;
parameter mask_dmac0_s__pcell_id_2 = 32'hFFFFFFFF;

parameter dmac0_s__pcell_id_3 = 32'hF8003FFC;
parameter val_dmac0_s__pcell_id_3 = 32'h000000B1;
parameter mask_dmac0_s__pcell_id_3 = 32'hFFFFFFFF;


// ************************************************************
//   Module efuse_ctrl efuse_ctrl
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter efuse_ctrl__WR_LOCK = 32'hF800D000;
parameter val_efuse_ctrl__WR_LOCK = 32'h00000000;
parameter mask_efuse_ctrl__WR_LOCK = 32'hFFFFFFFF;

parameter efuse_ctrl__WR_UNLOCK = 32'hF800D004;
parameter val_efuse_ctrl__WR_UNLOCK = 32'h00000000;
parameter mask_efuse_ctrl__WR_UNLOCK = 32'hFFFFFFFF;

parameter efuse_ctrl__WR_LOCKSTA = 32'hF800D008;
parameter val_efuse_ctrl__WR_LOCKSTA = 32'h00000001;
parameter mask_efuse_ctrl__WR_LOCKSTA = 32'hFFFFFFFF;

parameter efuse_ctrl__CFG = 32'hF800D00C;
parameter val_efuse_ctrl__CFG = 32'h00010F00;
parameter mask_efuse_ctrl__CFG = 32'hFFFFFFFF;

parameter efuse_ctrl__STATUS = 32'hF800D010;
parameter val_efuse_ctrl__STATUS = 32'h00100000;
parameter mask_efuse_ctrl__STATUS = 32'hFFFFFFFF;

parameter efuse_ctrl__CONTROL = 32'hF800D014;
parameter val_efuse_ctrl__CONTROL = 32'h00000003;
parameter mask_efuse_ctrl__CONTROL = 32'hFFFFFFFF;

parameter efuse_ctrl__PGM_STBW = 32'hF800D018;
parameter val_efuse_ctrl__PGM_STBW = 32'h000002D0;
parameter mask_efuse_ctrl__PGM_STBW = 32'hFFFFFFFF;

parameter efuse_ctrl__RD_STBW = 32'hF800D01C;
parameter val_efuse_ctrl__RD_STBW = 32'h0000000B;
parameter mask_efuse_ctrl__RD_STBW = 32'hFFFFFFFF;


// ************************************************************
//   Module gem0 GEM
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gem0__net_ctrl = 32'hE000B000;
parameter val_gem0__net_ctrl = 32'h00000000;
parameter mask_gem0__net_ctrl = 32'hFFFFFFFF;

parameter gem0__net_cfg = 32'hE000B004;
parameter val_gem0__net_cfg = 32'h00080000;
parameter mask_gem0__net_cfg = 32'hFFFFFFFF;

parameter gem0__net_status = 32'hE000B008;
parameter val_gem0__net_status = 32'h00000004;
parameter mask_gem0__net_status = 32'hFFFFFFFD;

parameter gem0__user_io = 32'hE000B00C;
parameter val_gem0__user_io = 32'h00000000;
parameter mask_gem0__user_io = 32'h0000FFFF;

parameter gem0__dma_cfg = 32'hE000B010;
parameter val_gem0__dma_cfg = 32'h00020784;
parameter mask_gem0__dma_cfg = 32'hFFFFFFFF;

parameter gem0__tx_status = 32'hE000B014;
parameter val_gem0__tx_status = 32'h00000000;
parameter mask_gem0__tx_status = 32'hFFFFFFFF;

parameter gem0__rx_qbar = 32'hE000B018;
parameter val_gem0__rx_qbar = 32'h00000000;
parameter mask_gem0__rx_qbar = 32'hFFFFFFFF;

parameter gem0__tx_qbar = 32'hE000B01C;
parameter val_gem0__tx_qbar = 32'h00000000;
parameter mask_gem0__tx_qbar = 32'hFFFFFFFF;

parameter gem0__rx_status = 32'hE000B020;
parameter val_gem0__rx_status = 32'h00000000;
parameter mask_gem0__rx_status = 32'hFFFFFFFF;

parameter gem0__intr_status = 32'hE000B024;
parameter val_gem0__intr_status = 32'h00000000;
parameter mask_gem0__intr_status = 32'hFFFFFFFF;

parameter gem0__intr_en = 32'hE000B028;
parameter val_gem0__intr_en = 32'h00000000;
parameter mask_gem0__intr_en = 32'h00000000;

parameter gem0__intr_dis = 32'hE000B02C;
parameter val_gem0__intr_dis = 32'h00000000;
parameter mask_gem0__intr_dis = 32'h00000000;

parameter gem0__intr_mask = 32'hE000B030;
parameter val_gem0__intr_mask = 32'h0001FFFF;
parameter mask_gem0__intr_mask = 32'hFC01FFFF;

parameter gem0__phy_maint = 32'hE000B034;
parameter val_gem0__phy_maint = 32'h00000000;
parameter mask_gem0__phy_maint = 32'hFFFFFFFF;

parameter gem0__rx_pauseq = 32'hE000B038;
parameter val_gem0__rx_pauseq = 32'h00000000;
parameter mask_gem0__rx_pauseq = 32'hFFFFFFFF;

parameter gem0__tx_pauseq = 32'hE000B03C;
parameter val_gem0__tx_pauseq = 32'h0000FFFF;
parameter mask_gem0__tx_pauseq = 32'hFFFFFFFF;

parameter gem0__tx_partial_st_fwd = 32'hE000B040;
parameter val_gem0__tx_partial_st_fwd = 32'h000003FF;
parameter mask_gem0__tx_partial_st_fwd = 32'hFFFFFFFF;

parameter gem0__rx_partial_st_fwd = 32'hE000B044;
parameter val_gem0__rx_partial_st_fwd = 32'h000003FF;
parameter mask_gem0__rx_partial_st_fwd = 32'hFFFFFFFF;

parameter gem0__hash_bot = 32'hE000B080;
parameter val_gem0__hash_bot = 32'h00000000;
parameter mask_gem0__hash_bot = 32'hFFFFFFFF;

parameter gem0__hash_top = 32'hE000B084;
parameter val_gem0__hash_top = 32'h00000000;
parameter mask_gem0__hash_top = 32'hFFFFFFFF;

parameter gem0__spec_addr1_bot = 32'hE000B088;
parameter val_gem0__spec_addr1_bot = 32'h00000000;
parameter mask_gem0__spec_addr1_bot = 32'hFFFFFFFF;

parameter gem0__spec_addr1_top = 32'hE000B08C;
parameter val_gem0__spec_addr1_top = 32'h00000000;
parameter mask_gem0__spec_addr1_top = 32'hFFFFFFFF;

parameter gem0__spec_addr2_bot = 32'hE000B090;
parameter val_gem0__spec_addr2_bot = 32'h00000000;
parameter mask_gem0__spec_addr2_bot = 32'hFFFFFFFF;

parameter gem0__spec_addr2_top = 32'hE000B094;
parameter val_gem0__spec_addr2_top = 32'h00000000;
parameter mask_gem0__spec_addr2_top = 32'hFFFFFFFF;

parameter gem0__spec_addr3_bot = 32'hE000B098;
parameter val_gem0__spec_addr3_bot = 32'h00000000;
parameter mask_gem0__spec_addr3_bot = 32'hFFFFFFFF;

parameter gem0__spec_addr3_top = 32'hE000B09C;
parameter val_gem0__spec_addr3_top = 32'h00000000;
parameter mask_gem0__spec_addr3_top = 32'hFFFFFFFF;

parameter gem0__spec_addr4_bot = 32'hE000B0A0;
parameter val_gem0__spec_addr4_bot = 32'h00000000;
parameter mask_gem0__spec_addr4_bot = 32'hFFFFFFFF;

parameter gem0__spec_addr4_top = 32'hE000B0A4;
parameter val_gem0__spec_addr4_top = 32'h00000000;
parameter mask_gem0__spec_addr4_top = 32'hFFFFFFFF;

parameter gem0__type_id_match1 = 32'hE000B0A8;
parameter val_gem0__type_id_match1 = 32'h00000000;
parameter mask_gem0__type_id_match1 = 32'hFFFFFFFF;

parameter gem0__type_id_match2 = 32'hE000B0AC;
parameter val_gem0__type_id_match2 = 32'h00000000;
parameter mask_gem0__type_id_match2 = 32'hFFFFFFFF;

parameter gem0__type_id_match3 = 32'hE000B0B0;
parameter val_gem0__type_id_match3 = 32'h00000000;
parameter mask_gem0__type_id_match3 = 32'hFFFFFFFF;

parameter gem0__type_id_match4 = 32'hE000B0B4;
parameter val_gem0__type_id_match4 = 32'h00000000;
parameter mask_gem0__type_id_match4 = 32'hFFFFFFFF;

parameter gem0__wake_on_lan = 32'hE000B0B8;
parameter val_gem0__wake_on_lan = 32'h00000000;
parameter mask_gem0__wake_on_lan = 32'hFFFFFFFF;

parameter gem0__ipg_stretch = 32'hE000B0BC;
parameter val_gem0__ipg_stretch = 32'h00000000;
parameter mask_gem0__ipg_stretch = 32'hFFFFFFFF;

parameter gem0__stacked_vlan = 32'hE000B0C0;
parameter val_gem0__stacked_vlan = 32'h00000000;
parameter mask_gem0__stacked_vlan = 32'hFFFFFFFF;

parameter gem0__tx_pfc_pause = 32'hE000B0C4;
parameter val_gem0__tx_pfc_pause = 32'h00000000;
parameter mask_gem0__tx_pfc_pause = 32'hFFFFFFFF;

parameter gem0__spec_addr1_mask_bot = 32'hE000B0C8;
parameter val_gem0__spec_addr1_mask_bot = 32'h00000000;
parameter mask_gem0__spec_addr1_mask_bot = 32'hFFFFFFFF;

parameter gem0__spec_addr1_mask_top = 32'hE000B0CC;
parameter val_gem0__spec_addr1_mask_top = 32'h00000000;
parameter mask_gem0__spec_addr1_mask_top = 32'hFFFFFFFF;

parameter gem0__module_id = 32'hE000B0FC;
parameter val_gem0__module_id = 32'h00020118;
parameter mask_gem0__module_id = 32'hFFFFFFFF;

parameter gem0__octets_tx_bot = 32'hE000B100;
parameter val_gem0__octets_tx_bot = 32'h00000000;
parameter mask_gem0__octets_tx_bot = 32'hFFFFFFFF;

parameter gem0__octets_tx_top = 32'hE000B104;
parameter val_gem0__octets_tx_top = 32'h00000000;
parameter mask_gem0__octets_tx_top = 32'hFFFFFFFF;

parameter gem0__frames_tx = 32'hE000B108;
parameter val_gem0__frames_tx = 32'h00000000;
parameter mask_gem0__frames_tx = 32'hFFFFFFFF;

parameter gem0__broadcast_frames_tx = 32'hE000B10C;
parameter val_gem0__broadcast_frames_tx = 32'h00000000;
parameter mask_gem0__broadcast_frames_tx = 32'hFFFFFFFF;

parameter gem0__multi_frames_tx = 32'hE000B110;
parameter val_gem0__multi_frames_tx = 32'h00000000;
parameter mask_gem0__multi_frames_tx = 32'hFFFFFFFF;

parameter gem0__pause_frames_tx = 32'hE000B114;
parameter val_gem0__pause_frames_tx = 32'h00000000;
parameter mask_gem0__pause_frames_tx = 32'hFFFFFFFF;

parameter gem0__frames_64b_tx = 32'hE000B118;
parameter val_gem0__frames_64b_tx = 32'h00000000;
parameter mask_gem0__frames_64b_tx = 32'hFFFFFFFF;

parameter gem0__frames_65to127b_tx = 32'hE000B11C;
parameter val_gem0__frames_65to127b_tx = 32'h00000000;
parameter mask_gem0__frames_65to127b_tx = 32'hFFFFFFFF;

parameter gem0__frames_128to255b_tx = 32'hE000B120;
parameter val_gem0__frames_128to255b_tx = 32'h00000000;
parameter mask_gem0__frames_128to255b_tx = 32'hFFFFFFFF;

parameter gem0__frames_256to511b_tx = 32'hE000B124;
parameter val_gem0__frames_256to511b_tx = 32'h00000000;
parameter mask_gem0__frames_256to511b_tx = 32'hFFFFFFFF;

parameter gem0__frames_512to1023b_tx = 32'hE000B128;
parameter val_gem0__frames_512to1023b_tx = 32'h00000000;
parameter mask_gem0__frames_512to1023b_tx = 32'hFFFFFFFF;

parameter gem0__frames_1024to1518b_tx = 32'hE000B12C;
parameter val_gem0__frames_1024to1518b_tx = 32'h00000000;
parameter mask_gem0__frames_1024to1518b_tx = 32'hFFFFFFFF;

parameter gem0__frames_gt1518b_tx = 32'hE000B130;
parameter val_gem0__frames_gt1518b_tx = 32'h00000000;
parameter mask_gem0__frames_gt1518b_tx = 32'hFFFFFFFF;

parameter gem0__tx_under_runs = 32'hE000B134;
parameter val_gem0__tx_under_runs = 32'h00000000;
parameter mask_gem0__tx_under_runs = 32'hFFFFFFFF;

parameter gem0__single_collisn_frames = 32'hE000B138;
parameter val_gem0__single_collisn_frames = 32'h00000000;
parameter mask_gem0__single_collisn_frames = 32'hFFFFFFFF;

parameter gem0__multi_collisn_frames = 32'hE000B13C;
parameter val_gem0__multi_collisn_frames = 32'h00000000;
parameter mask_gem0__multi_collisn_frames = 32'hFFFFFFFF;

parameter gem0__excessive_collisns = 32'hE000B140;
parameter val_gem0__excessive_collisns = 32'h00000000;
parameter mask_gem0__excessive_collisns = 32'hFFFFFFFF;

parameter gem0__late_collisns = 32'hE000B144;
parameter val_gem0__late_collisns = 32'h00000000;
parameter mask_gem0__late_collisns = 32'hFFFFFFFF;

parameter gem0__deferred_tx_frames = 32'hE000B148;
parameter val_gem0__deferred_tx_frames = 32'h00000000;
parameter mask_gem0__deferred_tx_frames = 32'hFFFFFFFF;

parameter gem0__carrier_sense_errs = 32'hE000B14C;
parameter val_gem0__carrier_sense_errs = 32'h00000000;
parameter mask_gem0__carrier_sense_errs = 32'hFFFFFFFF;

parameter gem0__octets_rx_bot = 32'hE000B150;
parameter val_gem0__octets_rx_bot = 32'h00000000;
parameter mask_gem0__octets_rx_bot = 32'hFFFFFFFF;

parameter gem0__octets_rx_top = 32'hE000B154;
parameter val_gem0__octets_rx_top = 32'h00000000;
parameter mask_gem0__octets_rx_top = 32'hFFFFFFFF;

parameter gem0__frames_rx = 32'hE000B158;
parameter val_gem0__frames_rx = 32'h00000000;
parameter mask_gem0__frames_rx = 32'hFFFFFFFF;

parameter gem0__bdcast_fames_rx = 32'hE000B15C;
parameter val_gem0__bdcast_fames_rx = 32'h00000000;
parameter mask_gem0__bdcast_fames_rx = 32'hFFFFFFFF;

parameter gem0__multi_frames_rx = 32'hE000B160;
parameter val_gem0__multi_frames_rx = 32'h00000000;
parameter mask_gem0__multi_frames_rx = 32'hFFFFFFFF;

parameter gem0__pause_rx = 32'hE000B164;
parameter val_gem0__pause_rx = 32'h00000000;
parameter mask_gem0__pause_rx = 32'hFFFFFFFF;

parameter gem0__frames_64b_rx = 32'hE000B168;
parameter val_gem0__frames_64b_rx = 32'h00000000;
parameter mask_gem0__frames_64b_rx = 32'hFFFFFFFF;

parameter gem0__frames_65to127b_rx = 32'hE000B16C;
parameter val_gem0__frames_65to127b_rx = 32'h00000000;
parameter mask_gem0__frames_65to127b_rx = 32'hFFFFFFFF;

parameter gem0__frames_128to255b_rx = 32'hE000B170;
parameter val_gem0__frames_128to255b_rx = 32'h00000000;
parameter mask_gem0__frames_128to255b_rx = 32'hFFFFFFFF;

parameter gem0__frames_256to511b_rx = 32'hE000B174;
parameter val_gem0__frames_256to511b_rx = 32'h00000000;
parameter mask_gem0__frames_256to511b_rx = 32'hFFFFFFFF;

parameter gem0__frames_512to1023b_rx = 32'hE000B178;
parameter val_gem0__frames_512to1023b_rx = 32'h00000000;
parameter mask_gem0__frames_512to1023b_rx = 32'hFFFFFFFF;

parameter gem0__frames_1024to1518b_rx = 32'hE000B17C;
parameter val_gem0__frames_1024to1518b_rx = 32'h00000000;
parameter mask_gem0__frames_1024to1518b_rx = 32'hFFFFFFFF;

parameter gem0__frames_gt1518b_rx = 32'hE000B180;
parameter val_gem0__frames_gt1518b_rx = 32'h00000000;
parameter mask_gem0__frames_gt1518b_rx = 32'hFFFFFFFF;

parameter gem0__undersz_rx = 32'hE000B184;
parameter val_gem0__undersz_rx = 32'h00000000;
parameter mask_gem0__undersz_rx = 32'hFFFFFFFF;

parameter gem0__oversz_rx = 32'hE000B188;
parameter val_gem0__oversz_rx = 32'h00000000;
parameter mask_gem0__oversz_rx = 32'hFFFFFFFF;

parameter gem0__jab_rx = 32'hE000B18C;
parameter val_gem0__jab_rx = 32'h00000000;
parameter mask_gem0__jab_rx = 32'hFFFFFFFF;

parameter gem0__fcs_errors = 32'hE000B190;
parameter val_gem0__fcs_errors = 32'h00000000;
parameter mask_gem0__fcs_errors = 32'hFFFFFFFF;

parameter gem0__length_field_errors = 32'hE000B194;
parameter val_gem0__length_field_errors = 32'h00000000;
parameter mask_gem0__length_field_errors = 32'hFFFFFFFF;

parameter gem0__rx_symbol_errors = 32'hE000B198;
parameter val_gem0__rx_symbol_errors = 32'h00000000;
parameter mask_gem0__rx_symbol_errors = 32'hFFFFFFFF;

parameter gem0__align_errors = 32'hE000B19C;
parameter val_gem0__align_errors = 32'h00000000;
parameter mask_gem0__align_errors = 32'hFFFFFFFF;

parameter gem0__rx_resource_errors = 32'hE000B1A0;
parameter val_gem0__rx_resource_errors = 32'h00000000;
parameter mask_gem0__rx_resource_errors = 32'hFFFFFFFF;

parameter gem0__rx_overrun_errors = 32'hE000B1A4;
parameter val_gem0__rx_overrun_errors = 32'h00000000;
parameter mask_gem0__rx_overrun_errors = 32'hFFFFFFFF;

parameter gem0__ip_hdr_csum_errors = 32'hE000B1A8;
parameter val_gem0__ip_hdr_csum_errors = 32'h00000000;
parameter mask_gem0__ip_hdr_csum_errors = 32'hFFFFFFFF;

parameter gem0__tcp_csum_errors = 32'hE000B1AC;
parameter val_gem0__tcp_csum_errors = 32'h00000000;
parameter mask_gem0__tcp_csum_errors = 32'hFFFFFFFF;

parameter gem0__udp_csum_errors = 32'hE000B1B0;
parameter val_gem0__udp_csum_errors = 32'h00000000;
parameter mask_gem0__udp_csum_errors = 32'hFFFFFFFF;

parameter gem0__timer_strobe_s = 32'hE000B1C8;
parameter val_gem0__timer_strobe_s = 32'h00000000;
parameter mask_gem0__timer_strobe_s = 32'hFFFFFFFF;

parameter gem0__timer_strobe_ns = 32'hE000B1CC;
parameter val_gem0__timer_strobe_ns = 32'h00000000;
parameter mask_gem0__timer_strobe_ns = 32'hFFFFFFFF;

parameter gem0__timer_s = 32'hE000B1D0;
parameter val_gem0__timer_s = 32'h00000000;
parameter mask_gem0__timer_s = 32'hFFFFFFFF;

parameter gem0__timer_ns = 32'hE000B1D4;
parameter val_gem0__timer_ns = 32'h00000000;
parameter mask_gem0__timer_ns = 32'hFFFFFFFF;

parameter gem0__timer_adjust = 32'hE000B1D8;
parameter val_gem0__timer_adjust = 32'h00000000;
parameter mask_gem0__timer_adjust = 32'hFFFFFFFF;

parameter gem0__timer_incr = 32'hE000B1DC;
parameter val_gem0__timer_incr = 32'h00000000;
parameter mask_gem0__timer_incr = 32'hFFFFFFFF;

parameter gem0__ptp_tx_s = 32'hE000B1E0;
parameter val_gem0__ptp_tx_s = 32'h00000000;
parameter mask_gem0__ptp_tx_s = 32'hFFFFFFFF;

parameter gem0__ptp_tx_ns = 32'hE000B1E4;
parameter val_gem0__ptp_tx_ns = 32'h00000000;
parameter mask_gem0__ptp_tx_ns = 32'hFFFFFFFF;

parameter gem0__ptp_rx_s = 32'hE000B1E8;
parameter val_gem0__ptp_rx_s = 32'h00000000;
parameter mask_gem0__ptp_rx_s = 32'hFFFFFFFF;

parameter gem0__ptp_rx_ns = 32'hE000B1EC;
parameter val_gem0__ptp_rx_ns = 32'h00000000;
parameter mask_gem0__ptp_rx_ns = 32'hFFFFFFFF;

parameter gem0__ptp_peer_tx_s = 32'hE000B1F0;
parameter val_gem0__ptp_peer_tx_s = 32'h00000000;
parameter mask_gem0__ptp_peer_tx_s = 32'hFFFFFFFF;

parameter gem0__ptp_peer_tx_ns = 32'hE000B1F4;
parameter val_gem0__ptp_peer_tx_ns = 32'h00000000;
parameter mask_gem0__ptp_peer_tx_ns = 32'hFFFFFFFF;

parameter gem0__ptp_peer_rx_s = 32'hE000B1F8;
parameter val_gem0__ptp_peer_rx_s = 32'h00000000;
parameter mask_gem0__ptp_peer_rx_s = 32'hFFFFFFFF;

parameter gem0__ptp_peer_rx_ns = 32'hE000B1FC;
parameter val_gem0__ptp_peer_rx_ns = 32'h00000000;
parameter mask_gem0__ptp_peer_rx_ns = 32'hFFFFFFFF;

parameter gem0__pcs_ctrl = 32'hE000B200;
parameter val_gem0__pcs_ctrl = 32'h00000000;
parameter mask_gem0__pcs_ctrl = 32'h00000000;

parameter gem0__pcs_status = 32'hE000B204;
parameter val_gem0__pcs_status = 32'h00000000;
parameter mask_gem0__pcs_status = 32'h00000000;

parameter gem0__pcs_upper_phy_id = 32'hE000B208;
parameter val_gem0__pcs_upper_phy_id = 32'h00000000;
parameter mask_gem0__pcs_upper_phy_id = 32'h00000000;

parameter gem0__pcs_lower_phy_id = 32'hE000B20C;
parameter val_gem0__pcs_lower_phy_id = 32'h00000000;
parameter mask_gem0__pcs_lower_phy_id = 32'h00000000;

parameter gem0__pcs_autoneg_ad = 32'hE000B210;
parameter val_gem0__pcs_autoneg_ad = 32'h00000000;
parameter mask_gem0__pcs_autoneg_ad = 32'h00000000;

parameter gem0__pcs_autoneg_ability = 32'hE000B214;
parameter val_gem0__pcs_autoneg_ability = 32'h00000000;
parameter mask_gem0__pcs_autoneg_ability = 32'h00000000;

parameter gem0__pcs_autonec_exp = 32'hE000B218;
parameter val_gem0__pcs_autonec_exp = 32'h00000000;
parameter mask_gem0__pcs_autonec_exp = 32'h00000000;

parameter gem0__pcs_autoneg_next_pg = 32'hE000B21C;
parameter val_gem0__pcs_autoneg_next_pg = 32'h00000000;
parameter mask_gem0__pcs_autoneg_next_pg = 32'h00000000;

parameter gem0__pcs_autoneg_pnext_pg = 32'hE000B220;
parameter val_gem0__pcs_autoneg_pnext_pg = 32'h00000000;
parameter mask_gem0__pcs_autoneg_pnext_pg = 32'h00000000;

parameter gem0__pcs_extended_status = 32'hE000B23C;
parameter val_gem0__pcs_extended_status = 32'h00000000;
parameter mask_gem0__pcs_extended_status = 32'h00000000;

parameter gem0__design_cfg1 = 32'hE000B280;
parameter val_gem0__design_cfg1 = 32'h02000000;
parameter mask_gem0__design_cfg1 = 32'h0E000000;

parameter gem0__design_cfg2 = 32'hE000B284;
parameter val_gem0__design_cfg2 = 32'h2A813FFF;
parameter mask_gem0__design_cfg2 = 32'h3FCFFFFF;

parameter gem0__design_cfg3 = 32'hE000B288;
parameter val_gem0__design_cfg3 = 32'h00000000;
parameter mask_gem0__design_cfg3 = 32'hFFFFFFFF;

parameter gem0__design_cfg4 = 32'hE000B28C;
parameter val_gem0__design_cfg4 = 32'h00000000;
parameter mask_gem0__design_cfg4 = 32'hFFFFFFFF;

parameter gem0__design_cfg5 = 32'hE000B290;
parameter val_gem0__design_cfg5 = 32'h002F2045;
parameter mask_gem0__design_cfg5 = 32'h0FFFFCFF;

parameter gem0__design_cfg6 = 32'hE000B294;
parameter val_gem0__design_cfg6 = 32'h00000000;
parameter mask_gem0__design_cfg6 = 32'h00000000;

parameter gem0__design_cfg7 = 32'hE000B298;
parameter val_gem0__design_cfg7 = 32'h00000000;
parameter mask_gem0__design_cfg7 = 32'h00000000;

parameter gem0__isr_pq1 = 32'hE000B400;
parameter val_gem0__isr_pq1 = 32'h00000000;
parameter mask_gem0__isr_pq1 = 32'h00000000;

parameter gem0__isr_pq2 = 32'hE000B404;
parameter val_gem0__isr_pq2 = 32'h00000000;
parameter mask_gem0__isr_pq2 = 32'h00000000;

parameter gem0__isr_pq3 = 32'hE000B408;
parameter val_gem0__isr_pq3 = 32'h00000000;
parameter mask_gem0__isr_pq3 = 32'h00000000;

parameter gem0__isr_pq4 = 32'hE000B40C;
parameter val_gem0__isr_pq4 = 32'h00000000;
parameter mask_gem0__isr_pq4 = 32'h00000000;

parameter gem0__isr_pq5 = 32'hE000B410;
parameter val_gem0__isr_pq5 = 32'h00000000;
parameter mask_gem0__isr_pq5 = 32'h00000000;

parameter gem0__isr_pq6 = 32'hE000B414;
parameter val_gem0__isr_pq6 = 32'h00000000;
parameter mask_gem0__isr_pq6 = 32'h00000000;

parameter gem0__isr_pq7 = 32'hE000B418;
parameter val_gem0__isr_pq7 = 32'h00000000;
parameter mask_gem0__isr_pq7 = 32'h00000000;

parameter gem0__tx_qbar_q1 = 32'hE000B440;
parameter val_gem0__tx_qbar_q1 = 32'h00000000;
parameter mask_gem0__tx_qbar_q1 = 32'h00000000;

parameter gem0__tx_qbar_q2 = 32'hE000B444;
parameter val_gem0__tx_qbar_q2 = 32'h00000000;
parameter mask_gem0__tx_qbar_q2 = 32'h00000000;

parameter gem0__tx_qbar_q3 = 32'hE000B448;
parameter val_gem0__tx_qbar_q3 = 32'h00000000;
parameter mask_gem0__tx_qbar_q3 = 32'h00000000;

parameter gem0__tx_qbar_q4 = 32'hE000B44C;
parameter val_gem0__tx_qbar_q4 = 32'h00000000;
parameter mask_gem0__tx_qbar_q4 = 32'h00000000;

parameter gem0__tx_qbar_q5 = 32'hE000B450;
parameter val_gem0__tx_qbar_q5 = 32'h00000000;
parameter mask_gem0__tx_qbar_q5 = 32'h00000000;

parameter gem0__tx_qbar_q6 = 32'hE000B454;
parameter val_gem0__tx_qbar_q6 = 32'h00000000;
parameter mask_gem0__tx_qbar_q6 = 32'h00000000;

parameter gem0__tx_qbar_q7 = 32'hE000B458;
parameter val_gem0__tx_qbar_q7 = 32'h00000000;
parameter mask_gem0__tx_qbar_q7 = 32'h00000000;

parameter gem0__rx_qbar_q1 = 32'hE000B480;
parameter val_gem0__rx_qbar_q1 = 32'h00000000;
parameter mask_gem0__rx_qbar_q1 = 32'h00000000;

parameter gem0__rx_qbar_q2 = 32'hE000B484;
parameter val_gem0__rx_qbar_q2 = 32'h00000000;
parameter mask_gem0__rx_qbar_q2 = 32'h00000000;

parameter gem0__rx_qbar_q3 = 32'hE000B488;
parameter val_gem0__rx_qbar_q3 = 32'h00000000;
parameter mask_gem0__rx_qbar_q3 = 32'h00000000;

parameter gem0__rx_qbar_q4 = 32'hE000B48C;
parameter val_gem0__rx_qbar_q4 = 32'h00000000;
parameter mask_gem0__rx_qbar_q4 = 32'h00000000;

parameter gem0__rx_qbar_q5 = 32'hE000B490;
parameter val_gem0__rx_qbar_q5 = 32'h00000000;
parameter mask_gem0__rx_qbar_q5 = 32'h00000000;

parameter gem0__rx_qbar_q6 = 32'hE000B494;
parameter val_gem0__rx_qbar_q6 = 32'h00000000;
parameter mask_gem0__rx_qbar_q6 = 32'h00000000;

parameter gem0__rx_qbar_q7 = 32'hE000B498;
parameter val_gem0__rx_qbar_q7 = 32'h00000000;
parameter mask_gem0__rx_qbar_q7 = 32'h00000000;

parameter gem0__rx_bufsz_q1 = 32'hE000B4A0;
parameter val_gem0__rx_bufsz_q1 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q1 = 32'h00000000;

parameter gem0__rx_bufsz_q2 = 32'hE000B4A4;
parameter val_gem0__rx_bufsz_q2 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q2 = 32'h00000000;

parameter gem0__rx_bufsz_q3 = 32'hE000B4A8;
parameter val_gem0__rx_bufsz_q3 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q3 = 32'h00000000;

parameter gem0__rx_bufsz_q4 = 32'hE000B4AC;
parameter val_gem0__rx_bufsz_q4 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q4 = 32'h00000000;

parameter gem0__rx_bufsz_q5 = 32'hE000B4B0;
parameter val_gem0__rx_bufsz_q5 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q5 = 32'h00000000;

parameter gem0__rx_bufsz_q6 = 32'hE000B4B4;
parameter val_gem0__rx_bufsz_q6 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q6 = 32'h00000000;

parameter gem0__rx_bufsz_q7 = 32'hE000B4B8;
parameter val_gem0__rx_bufsz_q7 = 32'h00000000;
parameter mask_gem0__rx_bufsz_q7 = 32'h00000000;

parameter gem0__screen_t1_r0 = 32'hE000B500;
parameter val_gem0__screen_t1_r0 = 32'h00000000;
parameter mask_gem0__screen_t1_r0 = 32'h00000000;

parameter gem0__screen_t1_r1 = 32'hE000B504;
parameter val_gem0__screen_t1_r1 = 32'h00000000;
parameter mask_gem0__screen_t1_r1 = 32'h00000000;

parameter gem0__screen_t1_r2 = 32'hE000B508;
parameter val_gem0__screen_t1_r2 = 32'h00000000;
parameter mask_gem0__screen_t1_r2 = 32'h00000000;

parameter gem0__screen_t1_r3 = 32'hE000B50C;
parameter val_gem0__screen_t1_r3 = 32'h00000000;
parameter mask_gem0__screen_t1_r3 = 32'h00000000;

parameter gem0__screen_t1_r4 = 32'hE000B510;
parameter val_gem0__screen_t1_r4 = 32'h00000000;
parameter mask_gem0__screen_t1_r4 = 32'h00000000;

parameter gem0__screen_t1_r5 = 32'hE000B514;
parameter val_gem0__screen_t1_r5 = 32'h00000000;
parameter mask_gem0__screen_t1_r5 = 32'h00000000;

parameter gem0__screen_t1_r6 = 32'hE000B518;
parameter val_gem0__screen_t1_r6 = 32'h00000000;
parameter mask_gem0__screen_t1_r6 = 32'h00000000;

parameter gem0__screen_t1_r7 = 32'hE000B51C;
parameter val_gem0__screen_t1_r7 = 32'h00000000;
parameter mask_gem0__screen_t1_r7 = 32'h00000000;

parameter gem0__screen_t1_r8 = 32'hE000B520;
parameter val_gem0__screen_t1_r8 = 32'h00000000;
parameter mask_gem0__screen_t1_r8 = 32'h00000000;

parameter gem0__screen_t1_r9 = 32'hE000B524;
parameter val_gem0__screen_t1_r9 = 32'h00000000;
parameter mask_gem0__screen_t1_r9 = 32'h00000000;

parameter gem0__screen_t1_r10 = 32'hE000B528;
parameter val_gem0__screen_t1_r10 = 32'h00000000;
parameter mask_gem0__screen_t1_r10 = 32'h00000000;

parameter gem0__screen_t1_r11 = 32'hE000B52C;
parameter val_gem0__screen_t1_r11 = 32'h00000000;
parameter mask_gem0__screen_t1_r11 = 32'h00000000;

parameter gem0__screen_t1_r12 = 32'hE000B530;
parameter val_gem0__screen_t1_r12 = 32'h00000000;
parameter mask_gem0__screen_t1_r12 = 32'h00000000;

parameter gem0__screen_t1_r13 = 32'hE000B534;
parameter val_gem0__screen_t1_r13 = 32'h00000000;
parameter mask_gem0__screen_t1_r13 = 32'h00000000;

parameter gem0__screen_t1_r14 = 32'hE000B538;
parameter val_gem0__screen_t1_r14 = 32'h00000000;
parameter mask_gem0__screen_t1_r14 = 32'h00000000;

parameter gem0__screen_t1_r15 = 32'hE000B53C;
parameter val_gem0__screen_t1_r15 = 32'h00000000;
parameter mask_gem0__screen_t1_r15 = 32'h00000000;

parameter gem0__screen_t2_r0 = 32'hE000B540;
parameter val_gem0__screen_t2_r0 = 32'h00000000;
parameter mask_gem0__screen_t2_r0 = 32'h00000000;

parameter gem0__screen_t2_r1 = 32'hE000B544;
parameter val_gem0__screen_t2_r1 = 32'h00000000;
parameter mask_gem0__screen_t2_r1 = 32'h00000000;

parameter gem0__screen_t2_r2 = 32'hE000B548;
parameter val_gem0__screen_t2_r2 = 32'h00000000;
parameter mask_gem0__screen_t2_r2 = 32'h00000000;

parameter gem0__screen_t2_r3 = 32'hE000B54C;
parameter val_gem0__screen_t2_r3 = 32'h00000000;
parameter mask_gem0__screen_t2_r3 = 32'h00000000;

parameter gem0__screen_t2_r4 = 32'hE000B550;
parameter val_gem0__screen_t2_r4 = 32'h00000000;
parameter mask_gem0__screen_t2_r4 = 32'h00000000;

parameter gem0__screen_t2_r5 = 32'hE000B554;
parameter val_gem0__screen_t2_r5 = 32'h00000000;
parameter mask_gem0__screen_t2_r5 = 32'h00000000;

parameter gem0__screen_t2_r6 = 32'hE000B558;
parameter val_gem0__screen_t2_r6 = 32'h00000000;
parameter mask_gem0__screen_t2_r6 = 32'h00000000;

parameter gem0__screen_t2_r7 = 32'hE000B55C;
parameter val_gem0__screen_t2_r7 = 32'h00000000;
parameter mask_gem0__screen_t2_r7 = 32'h00000000;

parameter gem0__screen_t2_r8 = 32'hE000B560;
parameter val_gem0__screen_t2_r8 = 32'h00000000;
parameter mask_gem0__screen_t2_r8 = 32'h00000000;

parameter gem0__screen_t2_r9 = 32'hE000B564;
parameter val_gem0__screen_t2_r9 = 32'h00000000;
parameter mask_gem0__screen_t2_r9 = 32'h00000000;

parameter gem0__screen_t2_r10 = 32'hE000B568;
parameter val_gem0__screen_t2_r10 = 32'h00000000;
parameter mask_gem0__screen_t2_r10 = 32'h00000000;

parameter gem0__screen_t2_r11 = 32'hE000B56C;
parameter val_gem0__screen_t2_r11 = 32'h00000000;
parameter mask_gem0__screen_t2_r11 = 32'h00000000;

parameter gem0__screen_t2_r12 = 32'hE000B570;
parameter val_gem0__screen_t2_r12 = 32'h00000000;
parameter mask_gem0__screen_t2_r12 = 32'h00000000;

parameter gem0__screen_t2_r13 = 32'hE000B574;
parameter val_gem0__screen_t2_r13 = 32'h00000000;
parameter mask_gem0__screen_t2_r13 = 32'h00000000;

parameter gem0__screen_t2_r14 = 32'hE000B578;
parameter val_gem0__screen_t2_r14 = 32'h00000000;
parameter mask_gem0__screen_t2_r14 = 32'h00000000;

parameter gem0__screen_t2_r15 = 32'hE000B57C;
parameter val_gem0__screen_t2_r15 = 32'h00000000;
parameter mask_gem0__screen_t2_r15 = 32'h00000000;

parameter gem0__intr_en_pq1 = 32'hE000B600;
parameter val_gem0__intr_en_pq1 = 32'h00000000;
parameter mask_gem0__intr_en_pq1 = 32'h00000000;

parameter gem0__intr_en_pq2 = 32'hE000B604;
parameter val_gem0__intr_en_pq2 = 32'h00000000;
parameter mask_gem0__intr_en_pq2 = 32'h00000000;

parameter gem0__intr_en_pq3 = 32'hE000B608;
parameter val_gem0__intr_en_pq3 = 32'h00000000;
parameter mask_gem0__intr_en_pq3 = 32'h00000000;

parameter gem0__intr_en_pq4 = 32'hE000B60C;
parameter val_gem0__intr_en_pq4 = 32'h00000000;
parameter mask_gem0__intr_en_pq4 = 32'h00000000;

parameter gem0__intr_en_pq5 = 32'hE000B610;
parameter val_gem0__intr_en_pq5 = 32'h00000000;
parameter mask_gem0__intr_en_pq5 = 32'h00000000;

parameter gem0__intr_en_pq6 = 32'hE000B614;
parameter val_gem0__intr_en_pq6 = 32'h00000000;
parameter mask_gem0__intr_en_pq6 = 32'h00000000;

parameter gem0__intr_en_pq7 = 32'hE000B618;
parameter val_gem0__intr_en_pq7 = 32'h00000000;
parameter mask_gem0__intr_en_pq7 = 32'h00000000;

parameter gem0__intr_dis_pq1 = 32'hE000B620;
parameter val_gem0__intr_dis_pq1 = 32'h00000000;
parameter mask_gem0__intr_dis_pq1 = 32'h00000000;

parameter gem0__intr_dis_pq2 = 32'hE000B624;
parameter val_gem0__intr_dis_pq2 = 32'h00000000;
parameter mask_gem0__intr_dis_pq2 = 32'h00000000;

parameter gem0__intr_dis_pq3 = 32'hE000B628;
parameter val_gem0__intr_dis_pq3 = 32'h00000000;
parameter mask_gem0__intr_dis_pq3 = 32'h00000000;

parameter gem0__intr_dis_pq4 = 32'hE000B62C;
parameter val_gem0__intr_dis_pq4 = 32'h00000000;
parameter mask_gem0__intr_dis_pq4 = 32'h00000000;

parameter gem0__intr_dis_pq5 = 32'hE000B630;
parameter val_gem0__intr_dis_pq5 = 32'h00000000;
parameter mask_gem0__intr_dis_pq5 = 32'h00000000;

parameter gem0__intr_dis_pq6 = 32'hE000B634;
parameter val_gem0__intr_dis_pq6 = 32'h00000000;
parameter mask_gem0__intr_dis_pq6 = 32'h00000000;

parameter gem0__intr_dis_pq7 = 32'hE000B638;
parameter val_gem0__intr_dis_pq7 = 32'h00000000;
parameter mask_gem0__intr_dis_pq7 = 32'h00000000;

parameter gem0__intr_mask_pq1 = 32'hE000B640;
parameter val_gem0__intr_mask_pq1 = 32'h00000000;
parameter mask_gem0__intr_mask_pq1 = 32'h00000000;

parameter gem0__intr_mask_pq2 = 32'hE000B644;
parameter val_gem0__intr_mask_pq2 = 32'h00000000;
parameter mask_gem0__intr_mask_pq2 = 32'h00000000;

parameter gem0__intr_mask_pq3 = 32'hE000B648;
parameter val_gem0__intr_mask_pq3 = 32'h00000000;
parameter mask_gem0__intr_mask_pq3 = 32'h00000000;

parameter gem0__intr_mask_pq4 = 32'hE000B64C;
parameter val_gem0__intr_mask_pq4 = 32'h00000000;
parameter mask_gem0__intr_mask_pq4 = 32'h00000000;

parameter gem0__intr_mask_pq5 = 32'hE000B650;
parameter val_gem0__intr_mask_pq5 = 32'h00000000;
parameter mask_gem0__intr_mask_pq5 = 32'h00000000;

parameter gem0__intr_mask_pq6 = 32'hE000B654;
parameter val_gem0__intr_mask_pq6 = 32'h00000000;
parameter mask_gem0__intr_mask_pq6 = 32'h00000000;

parameter gem0__intr_mask_pq7 = 32'hE000B658;
parameter val_gem0__intr_mask_pq7 = 32'h00000000;
parameter mask_gem0__intr_mask_pq7 = 32'h00000000;


// ************************************************************
//   Module gem1 GEM
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gem1__net_ctrl = 32'hE000C000;
parameter val_gem1__net_ctrl = 32'h00000000;
parameter mask_gem1__net_ctrl = 32'hFFFFFFFF;

parameter gem1__net_cfg = 32'hE000C004;
parameter val_gem1__net_cfg = 32'h00080000;
parameter mask_gem1__net_cfg = 32'hFFFFFFFF;

parameter gem1__net_status = 32'hE000C008;
parameter val_gem1__net_status = 32'h00000004;
parameter mask_gem1__net_status = 32'hFFFFFFFD;

parameter gem1__user_io = 32'hE000C00C;
parameter val_gem1__user_io = 32'h00000000;
parameter mask_gem1__user_io = 32'h0000FFFF;

parameter gem1__dma_cfg = 32'hE000C010;
parameter val_gem1__dma_cfg = 32'h00020784;
parameter mask_gem1__dma_cfg = 32'hFFFFFFFF;

parameter gem1__tx_status = 32'hE000C014;
parameter val_gem1__tx_status = 32'h00000000;
parameter mask_gem1__tx_status = 32'hFFFFFFFF;

parameter gem1__rx_qbar = 32'hE000C018;
parameter val_gem1__rx_qbar = 32'h00000000;
parameter mask_gem1__rx_qbar = 32'hFFFFFFFF;

parameter gem1__tx_qbar = 32'hE000C01C;
parameter val_gem1__tx_qbar = 32'h00000000;
parameter mask_gem1__tx_qbar = 32'hFFFFFFFF;

parameter gem1__rx_status = 32'hE000C020;
parameter val_gem1__rx_status = 32'h00000000;
parameter mask_gem1__rx_status = 32'hFFFFFFFF;

parameter gem1__intr_status = 32'hE000C024;
parameter val_gem1__intr_status = 32'h00000000;
parameter mask_gem1__intr_status = 32'hFFFFFFFF;

parameter gem1__intr_en = 32'hE000C028;
parameter val_gem1__intr_en = 32'h00000000;
parameter mask_gem1__intr_en = 32'h00000000;

parameter gem1__intr_dis = 32'hE000C02C;
parameter val_gem1__intr_dis = 32'h00000000;
parameter mask_gem1__intr_dis = 32'h00000000;

parameter gem1__intr_mask = 32'hE000C030;
parameter val_gem1__intr_mask = 32'h0001FFFF;
parameter mask_gem1__intr_mask = 32'hFC01FFFF;

parameter gem1__phy_maint = 32'hE000C034;
parameter val_gem1__phy_maint = 32'h00000000;
parameter mask_gem1__phy_maint = 32'hFFFFFFFF;

parameter gem1__rx_pauseq = 32'hE000C038;
parameter val_gem1__rx_pauseq = 32'h00000000;
parameter mask_gem1__rx_pauseq = 32'hFFFFFFFF;

parameter gem1__tx_pauseq = 32'hE000C03C;
parameter val_gem1__tx_pauseq = 32'h0000FFFF;
parameter mask_gem1__tx_pauseq = 32'hFFFFFFFF;

parameter gem1__tx_partial_st_fwd = 32'hE000C040;
parameter val_gem1__tx_partial_st_fwd = 32'h000003FF;
parameter mask_gem1__tx_partial_st_fwd = 32'hFFFFFFFF;

parameter gem1__rx_partial_st_fwd = 32'hE000C044;
parameter val_gem1__rx_partial_st_fwd = 32'h000003FF;
parameter mask_gem1__rx_partial_st_fwd = 32'hFFFFFFFF;

parameter gem1__hash_bot = 32'hE000C080;
parameter val_gem1__hash_bot = 32'h00000000;
parameter mask_gem1__hash_bot = 32'hFFFFFFFF;

parameter gem1__hash_top = 32'hE000C084;
parameter val_gem1__hash_top = 32'h00000000;
parameter mask_gem1__hash_top = 32'hFFFFFFFF;

parameter gem1__spec_addr1_bot = 32'hE000C088;
parameter val_gem1__spec_addr1_bot = 32'h00000000;
parameter mask_gem1__spec_addr1_bot = 32'hFFFFFFFF;

parameter gem1__spec_addr1_top = 32'hE000C08C;
parameter val_gem1__spec_addr1_top = 32'h00000000;
parameter mask_gem1__spec_addr1_top = 32'hFFFFFFFF;

parameter gem1__spec_addr2_bot = 32'hE000C090;
parameter val_gem1__spec_addr2_bot = 32'h00000000;
parameter mask_gem1__spec_addr2_bot = 32'hFFFFFFFF;

parameter gem1__spec_addr2_top = 32'hE000C094;
parameter val_gem1__spec_addr2_top = 32'h00000000;
parameter mask_gem1__spec_addr2_top = 32'hFFFFFFFF;

parameter gem1__spec_addr3_bot = 32'hE000C098;
parameter val_gem1__spec_addr3_bot = 32'h00000000;
parameter mask_gem1__spec_addr3_bot = 32'hFFFFFFFF;

parameter gem1__spec_addr3_top = 32'hE000C09C;
parameter val_gem1__spec_addr3_top = 32'h00000000;
parameter mask_gem1__spec_addr3_top = 32'hFFFFFFFF;

parameter gem1__spec_addr4_bot = 32'hE000C0A0;
parameter val_gem1__spec_addr4_bot = 32'h00000000;
parameter mask_gem1__spec_addr4_bot = 32'hFFFFFFFF;

parameter gem1__spec_addr4_top = 32'hE000C0A4;
parameter val_gem1__spec_addr4_top = 32'h00000000;
parameter mask_gem1__spec_addr4_top = 32'hFFFFFFFF;

parameter gem1__type_id_match1 = 32'hE000C0A8;
parameter val_gem1__type_id_match1 = 32'h00000000;
parameter mask_gem1__type_id_match1 = 32'hFFFFFFFF;

parameter gem1__type_id_match2 = 32'hE000C0AC;
parameter val_gem1__type_id_match2 = 32'h00000000;
parameter mask_gem1__type_id_match2 = 32'hFFFFFFFF;

parameter gem1__type_id_match3 = 32'hE000C0B0;
parameter val_gem1__type_id_match3 = 32'h00000000;
parameter mask_gem1__type_id_match3 = 32'hFFFFFFFF;

parameter gem1__type_id_match4 = 32'hE000C0B4;
parameter val_gem1__type_id_match4 = 32'h00000000;
parameter mask_gem1__type_id_match4 = 32'hFFFFFFFF;

parameter gem1__wake_on_lan = 32'hE000C0B8;
parameter val_gem1__wake_on_lan = 32'h00000000;
parameter mask_gem1__wake_on_lan = 32'hFFFFFFFF;

parameter gem1__ipg_stretch = 32'hE000C0BC;
parameter val_gem1__ipg_stretch = 32'h00000000;
parameter mask_gem1__ipg_stretch = 32'hFFFFFFFF;

parameter gem1__stacked_vlan = 32'hE000C0C0;
parameter val_gem1__stacked_vlan = 32'h00000000;
parameter mask_gem1__stacked_vlan = 32'hFFFFFFFF;

parameter gem1__tx_pfc_pause = 32'hE000C0C4;
parameter val_gem1__tx_pfc_pause = 32'h00000000;
parameter mask_gem1__tx_pfc_pause = 32'hFFFFFFFF;

parameter gem1__spec_addr1_mask_bot = 32'hE000C0C8;
parameter val_gem1__spec_addr1_mask_bot = 32'h00000000;
parameter mask_gem1__spec_addr1_mask_bot = 32'hFFFFFFFF;

parameter gem1__spec_addr1_mask_top = 32'hE000C0CC;
parameter val_gem1__spec_addr1_mask_top = 32'h00000000;
parameter mask_gem1__spec_addr1_mask_top = 32'hFFFFFFFF;

parameter gem1__module_id = 32'hE000C0FC;
parameter val_gem1__module_id = 32'h00020118;
parameter mask_gem1__module_id = 32'hFFFFFFFF;

parameter gem1__octets_tx_bot = 32'hE000C100;
parameter val_gem1__octets_tx_bot = 32'h00000000;
parameter mask_gem1__octets_tx_bot = 32'hFFFFFFFF;

parameter gem1__octets_tx_top = 32'hE000C104;
parameter val_gem1__octets_tx_top = 32'h00000000;
parameter mask_gem1__octets_tx_top = 32'hFFFFFFFF;

parameter gem1__frames_tx = 32'hE000C108;
parameter val_gem1__frames_tx = 32'h00000000;
parameter mask_gem1__frames_tx = 32'hFFFFFFFF;

parameter gem1__broadcast_frames_tx = 32'hE000C10C;
parameter val_gem1__broadcast_frames_tx = 32'h00000000;
parameter mask_gem1__broadcast_frames_tx = 32'hFFFFFFFF;

parameter gem1__multi_frames_tx = 32'hE000C110;
parameter val_gem1__multi_frames_tx = 32'h00000000;
parameter mask_gem1__multi_frames_tx = 32'hFFFFFFFF;

parameter gem1__pause_frames_tx = 32'hE000C114;
parameter val_gem1__pause_frames_tx = 32'h00000000;
parameter mask_gem1__pause_frames_tx = 32'hFFFFFFFF;

parameter gem1__frames_64b_tx = 32'hE000C118;
parameter val_gem1__frames_64b_tx = 32'h00000000;
parameter mask_gem1__frames_64b_tx = 32'hFFFFFFFF;

parameter gem1__frames_65to127b_tx = 32'hE000C11C;
parameter val_gem1__frames_65to127b_tx = 32'h00000000;
parameter mask_gem1__frames_65to127b_tx = 32'hFFFFFFFF;

parameter gem1__frames_128to255b_tx = 32'hE000C120;
parameter val_gem1__frames_128to255b_tx = 32'h00000000;
parameter mask_gem1__frames_128to255b_tx = 32'hFFFFFFFF;

parameter gem1__frames_256to511b_tx = 32'hE000C124;
parameter val_gem1__frames_256to511b_tx = 32'h00000000;
parameter mask_gem1__frames_256to511b_tx = 32'hFFFFFFFF;

parameter gem1__frames_512to1023b_tx = 32'hE000C128;
parameter val_gem1__frames_512to1023b_tx = 32'h00000000;
parameter mask_gem1__frames_512to1023b_tx = 32'hFFFFFFFF;

parameter gem1__frames_1024to1518b_tx = 32'hE000C12C;
parameter val_gem1__frames_1024to1518b_tx = 32'h00000000;
parameter mask_gem1__frames_1024to1518b_tx = 32'hFFFFFFFF;

parameter gem1__frames_gt1518b_tx = 32'hE000C130;
parameter val_gem1__frames_gt1518b_tx = 32'h00000000;
parameter mask_gem1__frames_gt1518b_tx = 32'hFFFFFFFF;

parameter gem1__tx_under_runs = 32'hE000C134;
parameter val_gem1__tx_under_runs = 32'h00000000;
parameter mask_gem1__tx_under_runs = 32'hFFFFFFFF;

parameter gem1__single_collisn_frames = 32'hE000C138;
parameter val_gem1__single_collisn_frames = 32'h00000000;
parameter mask_gem1__single_collisn_frames = 32'hFFFFFFFF;

parameter gem1__multi_collisn_frames = 32'hE000C13C;
parameter val_gem1__multi_collisn_frames = 32'h00000000;
parameter mask_gem1__multi_collisn_frames = 32'hFFFFFFFF;

parameter gem1__excessive_collisns = 32'hE000C140;
parameter val_gem1__excessive_collisns = 32'h00000000;
parameter mask_gem1__excessive_collisns = 32'hFFFFFFFF;

parameter gem1__late_collisns = 32'hE000C144;
parameter val_gem1__late_collisns = 32'h00000000;
parameter mask_gem1__late_collisns = 32'hFFFFFFFF;

parameter gem1__deferred_tx_frames = 32'hE000C148;
parameter val_gem1__deferred_tx_frames = 32'h00000000;
parameter mask_gem1__deferred_tx_frames = 32'hFFFFFFFF;

parameter gem1__carrier_sense_errs = 32'hE000C14C;
parameter val_gem1__carrier_sense_errs = 32'h00000000;
parameter mask_gem1__carrier_sense_errs = 32'hFFFFFFFF;

parameter gem1__octets_rx_bot = 32'hE000C150;
parameter val_gem1__octets_rx_bot = 32'h00000000;
parameter mask_gem1__octets_rx_bot = 32'hFFFFFFFF;

parameter gem1__octets_rx_top = 32'hE000C154;
parameter val_gem1__octets_rx_top = 32'h00000000;
parameter mask_gem1__octets_rx_top = 32'hFFFFFFFF;

parameter gem1__frames_rx = 32'hE000C158;
parameter val_gem1__frames_rx = 32'h00000000;
parameter mask_gem1__frames_rx = 32'hFFFFFFFF;

parameter gem1__bdcast_fames_rx = 32'hE000C15C;
parameter val_gem1__bdcast_fames_rx = 32'h00000000;
parameter mask_gem1__bdcast_fames_rx = 32'hFFFFFFFF;

parameter gem1__multi_frames_rx = 32'hE000C160;
parameter val_gem1__multi_frames_rx = 32'h00000000;
parameter mask_gem1__multi_frames_rx = 32'hFFFFFFFF;

parameter gem1__pause_rx = 32'hE000C164;
parameter val_gem1__pause_rx = 32'h00000000;
parameter mask_gem1__pause_rx = 32'hFFFFFFFF;

parameter gem1__frames_64b_rx = 32'hE000C168;
parameter val_gem1__frames_64b_rx = 32'h00000000;
parameter mask_gem1__frames_64b_rx = 32'hFFFFFFFF;

parameter gem1__frames_65to127b_rx = 32'hE000C16C;
parameter val_gem1__frames_65to127b_rx = 32'h00000000;
parameter mask_gem1__frames_65to127b_rx = 32'hFFFFFFFF;

parameter gem1__frames_128to255b_rx = 32'hE000C170;
parameter val_gem1__frames_128to255b_rx = 32'h00000000;
parameter mask_gem1__frames_128to255b_rx = 32'hFFFFFFFF;

parameter gem1__frames_256to511b_rx = 32'hE000C174;
parameter val_gem1__frames_256to511b_rx = 32'h00000000;
parameter mask_gem1__frames_256to511b_rx = 32'hFFFFFFFF;

parameter gem1__frames_512to1023b_rx = 32'hE000C178;
parameter val_gem1__frames_512to1023b_rx = 32'h00000000;
parameter mask_gem1__frames_512to1023b_rx = 32'hFFFFFFFF;

parameter gem1__frames_1024to1518b_rx = 32'hE000C17C;
parameter val_gem1__frames_1024to1518b_rx = 32'h00000000;
parameter mask_gem1__frames_1024to1518b_rx = 32'hFFFFFFFF;

parameter gem1__frames_gt1518b_rx = 32'hE000C180;
parameter val_gem1__frames_gt1518b_rx = 32'h00000000;
parameter mask_gem1__frames_gt1518b_rx = 32'hFFFFFFFF;

parameter gem1__undersz_rx = 32'hE000C184;
parameter val_gem1__undersz_rx = 32'h00000000;
parameter mask_gem1__undersz_rx = 32'hFFFFFFFF;

parameter gem1__oversz_rx = 32'hE000C188;
parameter val_gem1__oversz_rx = 32'h00000000;
parameter mask_gem1__oversz_rx = 32'hFFFFFFFF;

parameter gem1__jab_rx = 32'hE000C18C;
parameter val_gem1__jab_rx = 32'h00000000;
parameter mask_gem1__jab_rx = 32'hFFFFFFFF;

parameter gem1__fcs_errors = 32'hE000C190;
parameter val_gem1__fcs_errors = 32'h00000000;
parameter mask_gem1__fcs_errors = 32'hFFFFFFFF;

parameter gem1__length_field_errors = 32'hE000C194;
parameter val_gem1__length_field_errors = 32'h00000000;
parameter mask_gem1__length_field_errors = 32'hFFFFFFFF;

parameter gem1__rx_symbol_errors = 32'hE000C198;
parameter val_gem1__rx_symbol_errors = 32'h00000000;
parameter mask_gem1__rx_symbol_errors = 32'hFFFFFFFF;

parameter gem1__align_errors = 32'hE000C19C;
parameter val_gem1__align_errors = 32'h00000000;
parameter mask_gem1__align_errors = 32'hFFFFFFFF;

parameter gem1__rx_resource_errors = 32'hE000C1A0;
parameter val_gem1__rx_resource_errors = 32'h00000000;
parameter mask_gem1__rx_resource_errors = 32'hFFFFFFFF;

parameter gem1__rx_overrun_errors = 32'hE000C1A4;
parameter val_gem1__rx_overrun_errors = 32'h00000000;
parameter mask_gem1__rx_overrun_errors = 32'hFFFFFFFF;

parameter gem1__ip_hdr_csum_errors = 32'hE000C1A8;
parameter val_gem1__ip_hdr_csum_errors = 32'h00000000;
parameter mask_gem1__ip_hdr_csum_errors = 32'hFFFFFFFF;

parameter gem1__tcp_csum_errors = 32'hE000C1AC;
parameter val_gem1__tcp_csum_errors = 32'h00000000;
parameter mask_gem1__tcp_csum_errors = 32'hFFFFFFFF;

parameter gem1__udp_csum_errors = 32'hE000C1B0;
parameter val_gem1__udp_csum_errors = 32'h00000000;
parameter mask_gem1__udp_csum_errors = 32'hFFFFFFFF;

parameter gem1__timer_strobe_s = 32'hE000C1C8;
parameter val_gem1__timer_strobe_s = 32'h00000000;
parameter mask_gem1__timer_strobe_s = 32'hFFFFFFFF;

parameter gem1__timer_strobe_ns = 32'hE000C1CC;
parameter val_gem1__timer_strobe_ns = 32'h00000000;
parameter mask_gem1__timer_strobe_ns = 32'hFFFFFFFF;

parameter gem1__timer_s = 32'hE000C1D0;
parameter val_gem1__timer_s = 32'h00000000;
parameter mask_gem1__timer_s = 32'hFFFFFFFF;

parameter gem1__timer_ns = 32'hE000C1D4;
parameter val_gem1__timer_ns = 32'h00000000;
parameter mask_gem1__timer_ns = 32'hFFFFFFFF;

parameter gem1__timer_adjust = 32'hE000C1D8;
parameter val_gem1__timer_adjust = 32'h00000000;
parameter mask_gem1__timer_adjust = 32'hFFFFFFFF;

parameter gem1__timer_incr = 32'hE000C1DC;
parameter val_gem1__timer_incr = 32'h00000000;
parameter mask_gem1__timer_incr = 32'hFFFFFFFF;

parameter gem1__ptp_tx_s = 32'hE000C1E0;
parameter val_gem1__ptp_tx_s = 32'h00000000;
parameter mask_gem1__ptp_tx_s = 32'hFFFFFFFF;

parameter gem1__ptp_tx_ns = 32'hE000C1E4;
parameter val_gem1__ptp_tx_ns = 32'h00000000;
parameter mask_gem1__ptp_tx_ns = 32'hFFFFFFFF;

parameter gem1__ptp_rx_s = 32'hE000C1E8;
parameter val_gem1__ptp_rx_s = 32'h00000000;
parameter mask_gem1__ptp_rx_s = 32'hFFFFFFFF;

parameter gem1__ptp_rx_ns = 32'hE000C1EC;
parameter val_gem1__ptp_rx_ns = 32'h00000000;
parameter mask_gem1__ptp_rx_ns = 32'hFFFFFFFF;

parameter gem1__ptp_peer_tx_s = 32'hE000C1F0;
parameter val_gem1__ptp_peer_tx_s = 32'h00000000;
parameter mask_gem1__ptp_peer_tx_s = 32'hFFFFFFFF;

parameter gem1__ptp_peer_tx_ns = 32'hE000C1F4;
parameter val_gem1__ptp_peer_tx_ns = 32'h00000000;
parameter mask_gem1__ptp_peer_tx_ns = 32'hFFFFFFFF;

parameter gem1__ptp_peer_rx_s = 32'hE000C1F8;
parameter val_gem1__ptp_peer_rx_s = 32'h00000000;
parameter mask_gem1__ptp_peer_rx_s = 32'hFFFFFFFF;

parameter gem1__ptp_peer_rx_ns = 32'hE000C1FC;
parameter val_gem1__ptp_peer_rx_ns = 32'h00000000;
parameter mask_gem1__ptp_peer_rx_ns = 32'hFFFFFFFF;

parameter gem1__pcs_ctrl = 32'hE000C200;
parameter val_gem1__pcs_ctrl = 32'h00000000;
parameter mask_gem1__pcs_ctrl = 32'h00000000;

parameter gem1__pcs_status = 32'hE000C204;
parameter val_gem1__pcs_status = 32'h00000000;
parameter mask_gem1__pcs_status = 32'h00000000;

parameter gem1__pcs_upper_phy_id = 32'hE000C208;
parameter val_gem1__pcs_upper_phy_id = 32'h00000000;
parameter mask_gem1__pcs_upper_phy_id = 32'h00000000;

parameter gem1__pcs_lower_phy_id = 32'hE000C20C;
parameter val_gem1__pcs_lower_phy_id = 32'h00000000;
parameter mask_gem1__pcs_lower_phy_id = 32'h00000000;

parameter gem1__pcs_autoneg_ad = 32'hE000C210;
parameter val_gem1__pcs_autoneg_ad = 32'h00000000;
parameter mask_gem1__pcs_autoneg_ad = 32'h00000000;

parameter gem1__pcs_autoneg_ability = 32'hE000C214;
parameter val_gem1__pcs_autoneg_ability = 32'h00000000;
parameter mask_gem1__pcs_autoneg_ability = 32'h00000000;

parameter gem1__pcs_autonec_exp = 32'hE000C218;
parameter val_gem1__pcs_autonec_exp = 32'h00000000;
parameter mask_gem1__pcs_autonec_exp = 32'h00000000;

parameter gem1__pcs_autoneg_next_pg = 32'hE000C21C;
parameter val_gem1__pcs_autoneg_next_pg = 32'h00000000;
parameter mask_gem1__pcs_autoneg_next_pg = 32'h00000000;

parameter gem1__pcs_autoneg_pnext_pg = 32'hE000C220;
parameter val_gem1__pcs_autoneg_pnext_pg = 32'h00000000;
parameter mask_gem1__pcs_autoneg_pnext_pg = 32'h00000000;

parameter gem1__pcs_extended_status = 32'hE000C23C;
parameter val_gem1__pcs_extended_status = 32'h00000000;
parameter mask_gem1__pcs_extended_status = 32'h00000000;

parameter gem1__design_cfg1 = 32'hE000C280;
parameter val_gem1__design_cfg1 = 32'h02000000;
parameter mask_gem1__design_cfg1 = 32'h0E000000;

parameter gem1__design_cfg2 = 32'hE000C284;
parameter val_gem1__design_cfg2 = 32'h2A813FFF;
parameter mask_gem1__design_cfg2 = 32'h3FCFFFFF;

parameter gem1__design_cfg3 = 32'hE000C288;
parameter val_gem1__design_cfg3 = 32'h00000000;
parameter mask_gem1__design_cfg3 = 32'hFFFFFFFF;

parameter gem1__design_cfg4 = 32'hE000C28C;
parameter val_gem1__design_cfg4 = 32'h00000000;
parameter mask_gem1__design_cfg4 = 32'hFFFFFFFF;

parameter gem1__design_cfg5 = 32'hE000C290;
parameter val_gem1__design_cfg5 = 32'h002F2045;
parameter mask_gem1__design_cfg5 = 32'h0FFFFCFF;

parameter gem1__design_cfg6 = 32'hE000C294;
parameter val_gem1__design_cfg6 = 32'h00000000;
parameter mask_gem1__design_cfg6 = 32'h00000000;

parameter gem1__design_cfg7 = 32'hE000C298;
parameter val_gem1__design_cfg7 = 32'h00000000;
parameter mask_gem1__design_cfg7 = 32'h00000000;

parameter gem1__isr_pq1 = 32'hE000C400;
parameter val_gem1__isr_pq1 = 32'h00000000;
parameter mask_gem1__isr_pq1 = 32'h00000000;

parameter gem1__isr_pq2 = 32'hE000C404;
parameter val_gem1__isr_pq2 = 32'h00000000;
parameter mask_gem1__isr_pq2 = 32'h00000000;

parameter gem1__isr_pq3 = 32'hE000C408;
parameter val_gem1__isr_pq3 = 32'h00000000;
parameter mask_gem1__isr_pq3 = 32'h00000000;

parameter gem1__isr_pq4 = 32'hE000C40C;
parameter val_gem1__isr_pq4 = 32'h00000000;
parameter mask_gem1__isr_pq4 = 32'h00000000;

parameter gem1__isr_pq5 = 32'hE000C410;
parameter val_gem1__isr_pq5 = 32'h00000000;
parameter mask_gem1__isr_pq5 = 32'h00000000;

parameter gem1__isr_pq6 = 32'hE000C414;
parameter val_gem1__isr_pq6 = 32'h00000000;
parameter mask_gem1__isr_pq6 = 32'h00000000;

parameter gem1__isr_pq7 = 32'hE000C418;
parameter val_gem1__isr_pq7 = 32'h00000000;
parameter mask_gem1__isr_pq7 = 32'h00000000;

parameter gem1__tx_qbar_q1 = 32'hE000C440;
parameter val_gem1__tx_qbar_q1 = 32'h00000000;
parameter mask_gem1__tx_qbar_q1 = 32'h00000000;

parameter gem1__tx_qbar_q2 = 32'hE000C444;
parameter val_gem1__tx_qbar_q2 = 32'h00000000;
parameter mask_gem1__tx_qbar_q2 = 32'h00000000;

parameter gem1__tx_qbar_q3 = 32'hE000C448;
parameter val_gem1__tx_qbar_q3 = 32'h00000000;
parameter mask_gem1__tx_qbar_q3 = 32'h00000000;

parameter gem1__tx_qbar_q4 = 32'hE000C44C;
parameter val_gem1__tx_qbar_q4 = 32'h00000000;
parameter mask_gem1__tx_qbar_q4 = 32'h00000000;

parameter gem1__tx_qbar_q5 = 32'hE000C450;
parameter val_gem1__tx_qbar_q5 = 32'h00000000;
parameter mask_gem1__tx_qbar_q5 = 32'h00000000;

parameter gem1__tx_qbar_q6 = 32'hE000C454;
parameter val_gem1__tx_qbar_q6 = 32'h00000000;
parameter mask_gem1__tx_qbar_q6 = 32'h00000000;

parameter gem1__tx_qbar_q7 = 32'hE000C458;
parameter val_gem1__tx_qbar_q7 = 32'h00000000;
parameter mask_gem1__tx_qbar_q7 = 32'h00000000;

parameter gem1__rx_qbar_q1 = 32'hE000C480;
parameter val_gem1__rx_qbar_q1 = 32'h00000000;
parameter mask_gem1__rx_qbar_q1 = 32'h00000000;

parameter gem1__rx_qbar_q2 = 32'hE000C484;
parameter val_gem1__rx_qbar_q2 = 32'h00000000;
parameter mask_gem1__rx_qbar_q2 = 32'h00000000;

parameter gem1__rx_qbar_q3 = 32'hE000C488;
parameter val_gem1__rx_qbar_q3 = 32'h00000000;
parameter mask_gem1__rx_qbar_q3 = 32'h00000000;

parameter gem1__rx_qbar_q4 = 32'hE000C48C;
parameter val_gem1__rx_qbar_q4 = 32'h00000000;
parameter mask_gem1__rx_qbar_q4 = 32'h00000000;

parameter gem1__rx_qbar_q5 = 32'hE000C490;
parameter val_gem1__rx_qbar_q5 = 32'h00000000;
parameter mask_gem1__rx_qbar_q5 = 32'h00000000;

parameter gem1__rx_qbar_q6 = 32'hE000C494;
parameter val_gem1__rx_qbar_q6 = 32'h00000000;
parameter mask_gem1__rx_qbar_q6 = 32'h00000000;

parameter gem1__rx_qbar_q7 = 32'hE000C498;
parameter val_gem1__rx_qbar_q7 = 32'h00000000;
parameter mask_gem1__rx_qbar_q7 = 32'h00000000;

parameter gem1__rx_bufsz_q1 = 32'hE000C4A0;
parameter val_gem1__rx_bufsz_q1 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q1 = 32'h00000000;

parameter gem1__rx_bufsz_q2 = 32'hE000C4A4;
parameter val_gem1__rx_bufsz_q2 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q2 = 32'h00000000;

parameter gem1__rx_bufsz_q3 = 32'hE000C4A8;
parameter val_gem1__rx_bufsz_q3 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q3 = 32'h00000000;

parameter gem1__rx_bufsz_q4 = 32'hE000C4AC;
parameter val_gem1__rx_bufsz_q4 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q4 = 32'h00000000;

parameter gem1__rx_bufsz_q5 = 32'hE000C4B0;
parameter val_gem1__rx_bufsz_q5 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q5 = 32'h00000000;

parameter gem1__rx_bufsz_q6 = 32'hE000C4B4;
parameter val_gem1__rx_bufsz_q6 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q6 = 32'h00000000;

parameter gem1__rx_bufsz_q7 = 32'hE000C4B8;
parameter val_gem1__rx_bufsz_q7 = 32'h00000000;
parameter mask_gem1__rx_bufsz_q7 = 32'h00000000;

parameter gem1__screen_t1_r0 = 32'hE000C500;
parameter val_gem1__screen_t1_r0 = 32'h00000000;
parameter mask_gem1__screen_t1_r0 = 32'h00000000;

parameter gem1__screen_t1_r1 = 32'hE000C504;
parameter val_gem1__screen_t1_r1 = 32'h00000000;
parameter mask_gem1__screen_t1_r1 = 32'h00000000;

parameter gem1__screen_t1_r2 = 32'hE000C508;
parameter val_gem1__screen_t1_r2 = 32'h00000000;
parameter mask_gem1__screen_t1_r2 = 32'h00000000;

parameter gem1__screen_t1_r3 = 32'hE000C50C;
parameter val_gem1__screen_t1_r3 = 32'h00000000;
parameter mask_gem1__screen_t1_r3 = 32'h00000000;

parameter gem1__screen_t1_r4 = 32'hE000C510;
parameter val_gem1__screen_t1_r4 = 32'h00000000;
parameter mask_gem1__screen_t1_r4 = 32'h00000000;

parameter gem1__screen_t1_r5 = 32'hE000C514;
parameter val_gem1__screen_t1_r5 = 32'h00000000;
parameter mask_gem1__screen_t1_r5 = 32'h00000000;

parameter gem1__screen_t1_r6 = 32'hE000C518;
parameter val_gem1__screen_t1_r6 = 32'h00000000;
parameter mask_gem1__screen_t1_r6 = 32'h00000000;

parameter gem1__screen_t1_r7 = 32'hE000C51C;
parameter val_gem1__screen_t1_r7 = 32'h00000000;
parameter mask_gem1__screen_t1_r7 = 32'h00000000;

parameter gem1__screen_t1_r8 = 32'hE000C520;
parameter val_gem1__screen_t1_r8 = 32'h00000000;
parameter mask_gem1__screen_t1_r8 = 32'h00000000;

parameter gem1__screen_t1_r9 = 32'hE000C524;
parameter val_gem1__screen_t1_r9 = 32'h00000000;
parameter mask_gem1__screen_t1_r9 = 32'h00000000;

parameter gem1__screen_t1_r10 = 32'hE000C528;
parameter val_gem1__screen_t1_r10 = 32'h00000000;
parameter mask_gem1__screen_t1_r10 = 32'h00000000;

parameter gem1__screen_t1_r11 = 32'hE000C52C;
parameter val_gem1__screen_t1_r11 = 32'h00000000;
parameter mask_gem1__screen_t1_r11 = 32'h00000000;

parameter gem1__screen_t1_r12 = 32'hE000C530;
parameter val_gem1__screen_t1_r12 = 32'h00000000;
parameter mask_gem1__screen_t1_r12 = 32'h00000000;

parameter gem1__screen_t1_r13 = 32'hE000C534;
parameter val_gem1__screen_t1_r13 = 32'h00000000;
parameter mask_gem1__screen_t1_r13 = 32'h00000000;

parameter gem1__screen_t1_r14 = 32'hE000C538;
parameter val_gem1__screen_t1_r14 = 32'h00000000;
parameter mask_gem1__screen_t1_r14 = 32'h00000000;

parameter gem1__screen_t1_r15 = 32'hE000C53C;
parameter val_gem1__screen_t1_r15 = 32'h00000000;
parameter mask_gem1__screen_t1_r15 = 32'h00000000;

parameter gem1__screen_t2_r0 = 32'hE000C540;
parameter val_gem1__screen_t2_r0 = 32'h00000000;
parameter mask_gem1__screen_t2_r0 = 32'h00000000;

parameter gem1__screen_t2_r1 = 32'hE000C544;
parameter val_gem1__screen_t2_r1 = 32'h00000000;
parameter mask_gem1__screen_t2_r1 = 32'h00000000;

parameter gem1__screen_t2_r2 = 32'hE000C548;
parameter val_gem1__screen_t2_r2 = 32'h00000000;
parameter mask_gem1__screen_t2_r2 = 32'h00000000;

parameter gem1__screen_t2_r3 = 32'hE000C54C;
parameter val_gem1__screen_t2_r3 = 32'h00000000;
parameter mask_gem1__screen_t2_r3 = 32'h00000000;

parameter gem1__screen_t2_r4 = 32'hE000C550;
parameter val_gem1__screen_t2_r4 = 32'h00000000;
parameter mask_gem1__screen_t2_r4 = 32'h00000000;

parameter gem1__screen_t2_r5 = 32'hE000C554;
parameter val_gem1__screen_t2_r5 = 32'h00000000;
parameter mask_gem1__screen_t2_r5 = 32'h00000000;

parameter gem1__screen_t2_r6 = 32'hE000C558;
parameter val_gem1__screen_t2_r6 = 32'h00000000;
parameter mask_gem1__screen_t2_r6 = 32'h00000000;

parameter gem1__screen_t2_r7 = 32'hE000C55C;
parameter val_gem1__screen_t2_r7 = 32'h00000000;
parameter mask_gem1__screen_t2_r7 = 32'h00000000;

parameter gem1__screen_t2_r8 = 32'hE000C560;
parameter val_gem1__screen_t2_r8 = 32'h00000000;
parameter mask_gem1__screen_t2_r8 = 32'h00000000;

parameter gem1__screen_t2_r9 = 32'hE000C564;
parameter val_gem1__screen_t2_r9 = 32'h00000000;
parameter mask_gem1__screen_t2_r9 = 32'h00000000;

parameter gem1__screen_t2_r10 = 32'hE000C568;
parameter val_gem1__screen_t2_r10 = 32'h00000000;
parameter mask_gem1__screen_t2_r10 = 32'h00000000;

parameter gem1__screen_t2_r11 = 32'hE000C56C;
parameter val_gem1__screen_t2_r11 = 32'h00000000;
parameter mask_gem1__screen_t2_r11 = 32'h00000000;

parameter gem1__screen_t2_r12 = 32'hE000C570;
parameter val_gem1__screen_t2_r12 = 32'h00000000;
parameter mask_gem1__screen_t2_r12 = 32'h00000000;

parameter gem1__screen_t2_r13 = 32'hE000C574;
parameter val_gem1__screen_t2_r13 = 32'h00000000;
parameter mask_gem1__screen_t2_r13 = 32'h00000000;

parameter gem1__screen_t2_r14 = 32'hE000C578;
parameter val_gem1__screen_t2_r14 = 32'h00000000;
parameter mask_gem1__screen_t2_r14 = 32'h00000000;

parameter gem1__screen_t2_r15 = 32'hE000C57C;
parameter val_gem1__screen_t2_r15 = 32'h00000000;
parameter mask_gem1__screen_t2_r15 = 32'h00000000;

parameter gem1__intr_en_pq1 = 32'hE000C600;
parameter val_gem1__intr_en_pq1 = 32'h00000000;
parameter mask_gem1__intr_en_pq1 = 32'h00000000;

parameter gem1__intr_en_pq2 = 32'hE000C604;
parameter val_gem1__intr_en_pq2 = 32'h00000000;
parameter mask_gem1__intr_en_pq2 = 32'h00000000;

parameter gem1__intr_en_pq3 = 32'hE000C608;
parameter val_gem1__intr_en_pq3 = 32'h00000000;
parameter mask_gem1__intr_en_pq3 = 32'h00000000;

parameter gem1__intr_en_pq4 = 32'hE000C60C;
parameter val_gem1__intr_en_pq4 = 32'h00000000;
parameter mask_gem1__intr_en_pq4 = 32'h00000000;

parameter gem1__intr_en_pq5 = 32'hE000C610;
parameter val_gem1__intr_en_pq5 = 32'h00000000;
parameter mask_gem1__intr_en_pq5 = 32'h00000000;

parameter gem1__intr_en_pq6 = 32'hE000C614;
parameter val_gem1__intr_en_pq6 = 32'h00000000;
parameter mask_gem1__intr_en_pq6 = 32'h00000000;

parameter gem1__intr_en_pq7 = 32'hE000C618;
parameter val_gem1__intr_en_pq7 = 32'h00000000;
parameter mask_gem1__intr_en_pq7 = 32'h00000000;

parameter gem1__intr_dis_pq1 = 32'hE000C620;
parameter val_gem1__intr_dis_pq1 = 32'h00000000;
parameter mask_gem1__intr_dis_pq1 = 32'h00000000;

parameter gem1__intr_dis_pq2 = 32'hE000C624;
parameter val_gem1__intr_dis_pq2 = 32'h00000000;
parameter mask_gem1__intr_dis_pq2 = 32'h00000000;

parameter gem1__intr_dis_pq3 = 32'hE000C628;
parameter val_gem1__intr_dis_pq3 = 32'h00000000;
parameter mask_gem1__intr_dis_pq3 = 32'h00000000;

parameter gem1__intr_dis_pq4 = 32'hE000C62C;
parameter val_gem1__intr_dis_pq4 = 32'h00000000;
parameter mask_gem1__intr_dis_pq4 = 32'h00000000;

parameter gem1__intr_dis_pq5 = 32'hE000C630;
parameter val_gem1__intr_dis_pq5 = 32'h00000000;
parameter mask_gem1__intr_dis_pq5 = 32'h00000000;

parameter gem1__intr_dis_pq6 = 32'hE000C634;
parameter val_gem1__intr_dis_pq6 = 32'h00000000;
parameter mask_gem1__intr_dis_pq6 = 32'h00000000;

parameter gem1__intr_dis_pq7 = 32'hE000C638;
parameter val_gem1__intr_dis_pq7 = 32'h00000000;
parameter mask_gem1__intr_dis_pq7 = 32'h00000000;

parameter gem1__intr_mask_pq1 = 32'hE000C640;
parameter val_gem1__intr_mask_pq1 = 32'h00000000;
parameter mask_gem1__intr_mask_pq1 = 32'h00000000;

parameter gem1__intr_mask_pq2 = 32'hE000C644;
parameter val_gem1__intr_mask_pq2 = 32'h00000000;
parameter mask_gem1__intr_mask_pq2 = 32'h00000000;

parameter gem1__intr_mask_pq3 = 32'hE000C648;
parameter val_gem1__intr_mask_pq3 = 32'h00000000;
parameter mask_gem1__intr_mask_pq3 = 32'h00000000;

parameter gem1__intr_mask_pq4 = 32'hE000C64C;
parameter val_gem1__intr_mask_pq4 = 32'h00000000;
parameter mask_gem1__intr_mask_pq4 = 32'h00000000;

parameter gem1__intr_mask_pq5 = 32'hE000C650;
parameter val_gem1__intr_mask_pq5 = 32'h00000000;
parameter mask_gem1__intr_mask_pq5 = 32'h00000000;

parameter gem1__intr_mask_pq6 = 32'hE000C654;
parameter val_gem1__intr_mask_pq6 = 32'h00000000;
parameter mask_gem1__intr_mask_pq6 = 32'h00000000;

parameter gem1__intr_mask_pq7 = 32'hE000C658;
parameter val_gem1__intr_mask_pq7 = 32'h00000000;
parameter mask_gem1__intr_mask_pq7 = 32'h00000000;


// ************************************************************
//   Module gpio gpio
//   doc version: 
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gpio__MASK_DATA_0_LSW = 32'hE000A000;
parameter val_gpio__MASK_DATA_0_LSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_0_LSW = 32'hFFFF0000;

parameter gpio__MASK_DATA_0_MSW = 32'hE000A004;
parameter val_gpio__MASK_DATA_0_MSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_0_MSW = 32'hFFFF0000;

parameter gpio__MASK_DATA_1_LSW = 32'hE000A008;
parameter val_gpio__MASK_DATA_1_LSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_1_LSW = 32'hFFFF0000;

parameter gpio__MASK_DATA_1_MSW = 32'hE000A00C;
parameter val_gpio__MASK_DATA_1_MSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_1_MSW = 32'h003FFFC0;

parameter gpio__MASK_DATA_2_LSW = 32'hE000A010;
parameter val_gpio__MASK_DATA_2_LSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_2_LSW = 32'hFFFFFFFF;

parameter gpio__MASK_DATA_2_MSW = 32'hE000A014;
parameter val_gpio__MASK_DATA_2_MSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_2_MSW = 32'hFFFFFFFF;

parameter gpio__MASK_DATA_3_LSW = 32'hE000A018;
parameter val_gpio__MASK_DATA_3_LSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_3_LSW = 32'hFFFFFFFF;

parameter gpio__MASK_DATA_3_MSW = 32'hE000A01C;
parameter val_gpio__MASK_DATA_3_MSW = 32'h00000000;
parameter mask_gpio__MASK_DATA_3_MSW = 32'hFFFFFFFF;

parameter gpio__DATA_0 = 32'hE000A040;
parameter val_gpio__DATA_0 = 32'h00000000;
parameter mask_gpio__DATA_0 = 32'h00000000;

parameter gpio__DATA_1 = 32'hE000A044;
parameter val_gpio__DATA_1 = 32'h00000000;
parameter mask_gpio__DATA_1 = 32'h00000000;

parameter gpio__DATA_2 = 32'hE000A048;
parameter val_gpio__DATA_2 = 32'h00000000;
parameter mask_gpio__DATA_2 = 32'hFFFFFFFF;

parameter gpio__DATA_3 = 32'hE000A04C;
parameter val_gpio__DATA_3 = 32'h00000000;
parameter mask_gpio__DATA_3 = 32'hFFFFFFFF;

parameter gpio__DATA_0_RO = 32'hE000A060;
parameter val_gpio__DATA_0_RO = 32'h00000000;
parameter mask_gpio__DATA_0_RO = 32'h00000000;

parameter gpio__DATA_1_RO = 32'hE000A064;
parameter val_gpio__DATA_1_RO = 32'h00000000;
parameter mask_gpio__DATA_1_RO = 32'h00000000;

parameter gpio__DATA_2_RO = 32'hE000A068;
parameter val_gpio__DATA_2_RO = 32'h00000000;
parameter mask_gpio__DATA_2_RO = 32'hFFFFFFFF;

parameter gpio__DATA_3_RO = 32'hE000A06C;
parameter val_gpio__DATA_3_RO = 32'h00000000;
parameter mask_gpio__DATA_3_RO = 32'hFFFFFFFF;

parameter gpio__BYPM_0 = 32'hE000A200;
parameter val_gpio__BYPM_0 = 32'h00000000;
parameter mask_gpio__BYPM_0 = 32'hFFFFFFFF;

parameter gpio__DIRM_0 = 32'hE000A204;
parameter val_gpio__DIRM_0 = 32'h00000000;
parameter mask_gpio__DIRM_0 = 32'hFFFFFFFF;

parameter gpio__OEN_0 = 32'hE000A208;
parameter val_gpio__OEN_0 = 32'h00000000;
parameter mask_gpio__OEN_0 = 32'hFFFFFFFF;

parameter gpio__INT_MASK_0 = 32'hE000A20C;
parameter val_gpio__INT_MASK_0 = 32'h00000000;
parameter mask_gpio__INT_MASK_0 = 32'hFFFFFFFF;

parameter gpio__INT_EN_0 = 32'hE000A210;
parameter val_gpio__INT_EN_0 = 32'h00000000;
parameter mask_gpio__INT_EN_0 = 32'hFFFFFFFF;

parameter gpio__INT_DIS_0 = 32'hE000A214;
parameter val_gpio__INT_DIS_0 = 32'h00000000;
parameter mask_gpio__INT_DIS_0 = 32'hFFFFFFFF;

parameter gpio__INT_STAT_0 = 32'hE000A218;
parameter val_gpio__INT_STAT_0 = 32'h00000000;
parameter mask_gpio__INT_STAT_0 = 32'hFFFFFFFF;

parameter gpio__INT_TYPE_0 = 32'hE000A21C;
parameter val_gpio__INT_TYPE_0 = 32'hFFFFFFFF;
parameter mask_gpio__INT_TYPE_0 = 32'hFFFFFFFF;

parameter gpio__INT_POLARITY_0 = 32'hE000A220;
parameter val_gpio__INT_POLARITY_0 = 32'h00000000;
parameter mask_gpio__INT_POLARITY_0 = 32'hFFFFFFFF;

parameter gpio__INT_ANY_0 = 32'hE000A224;
parameter val_gpio__INT_ANY_0 = 32'h00000000;
parameter mask_gpio__INT_ANY_0 = 32'hFFFFFFFF;

parameter gpio__BYPM_1 = 32'hE000A240;
parameter val_gpio__BYPM_1 = 32'h00000000;
parameter mask_gpio__BYPM_1 = 32'h003FFFFF;

parameter gpio__DIRM_1 = 32'hE000A244;
parameter val_gpio__DIRM_1 = 32'h00000000;
parameter mask_gpio__DIRM_1 = 32'h003FFFFF;

parameter gpio__OEN_1 = 32'hE000A248;
parameter val_gpio__OEN_1 = 32'h00000000;
parameter mask_gpio__OEN_1 = 32'h003FFFFF;

parameter gpio__INT_MASK_1 = 32'hE000A24C;
parameter val_gpio__INT_MASK_1 = 32'h00000000;
parameter mask_gpio__INT_MASK_1 = 32'h003FFFFF;

parameter gpio__INT_EN_1 = 32'hE000A250;
parameter val_gpio__INT_EN_1 = 32'h00000000;
parameter mask_gpio__INT_EN_1 = 32'h003FFFFF;

parameter gpio__INT_DIS_1 = 32'hE000A254;
parameter val_gpio__INT_DIS_1 = 32'h00000000;
parameter mask_gpio__INT_DIS_1 = 32'h003FFFFF;

parameter gpio__INT_STAT_1 = 32'hE000A258;
parameter val_gpio__INT_STAT_1 = 32'h00000000;
parameter mask_gpio__INT_STAT_1 = 32'h003FFFFF;

parameter gpio__INT_TYPE_1 = 32'hE000A25C;
parameter val_gpio__INT_TYPE_1 = 32'h003FFFFF;
parameter mask_gpio__INT_TYPE_1 = 32'h003FFFFF;

parameter gpio__INT_POLARITY_1 = 32'hE000A260;
parameter val_gpio__INT_POLARITY_1 = 32'h00000000;
parameter mask_gpio__INT_POLARITY_1 = 32'h003FFFFF;

parameter gpio__INT_ANY_1 = 32'hE000A264;
parameter val_gpio__INT_ANY_1 = 32'h00000000;
parameter mask_gpio__INT_ANY_1 = 32'h003FFFFF;

parameter gpio__BYPM_2 = 32'hE000A280;
parameter val_gpio__BYPM_2 = 32'h00000000;
parameter mask_gpio__BYPM_2 = 32'hFFFFFFFF;

parameter gpio__DIRM_2 = 32'hE000A284;
parameter val_gpio__DIRM_2 = 32'h00000000;
parameter mask_gpio__DIRM_2 = 32'hFFFFFFFF;

parameter gpio__OEN_2 = 32'hE000A288;
parameter val_gpio__OEN_2 = 32'h00000000;
parameter mask_gpio__OEN_2 = 32'hFFFFFFFF;

parameter gpio__INT_MASK_2 = 32'hE000A28C;
parameter val_gpio__INT_MASK_2 = 32'h00000000;
parameter mask_gpio__INT_MASK_2 = 32'hFFFFFFFF;

parameter gpio__INT_EN_2 = 32'hE000A290;
parameter val_gpio__INT_EN_2 = 32'h00000000;
parameter mask_gpio__INT_EN_2 = 32'hFFFFFFFF;

parameter gpio__INT_DIS_2 = 32'hE000A294;
parameter val_gpio__INT_DIS_2 = 32'h00000000;
parameter mask_gpio__INT_DIS_2 = 32'hFFFFFFFF;

parameter gpio__INT_STAT_2 = 32'hE000A298;
parameter val_gpio__INT_STAT_2 = 32'h00000000;
parameter mask_gpio__INT_STAT_2 = 32'hFFFFFFFF;

parameter gpio__INT_TYPE_2 = 32'hE000A29C;
parameter val_gpio__INT_TYPE_2 = 32'hFFFFFFFF;
parameter mask_gpio__INT_TYPE_2 = 32'hFFFFFFFF;

parameter gpio__INT_POLARITY_2 = 32'hE000A2A0;
parameter val_gpio__INT_POLARITY_2 = 32'h00000000;
parameter mask_gpio__INT_POLARITY_2 = 32'hFFFFFFFF;

parameter gpio__INT_ANY_2 = 32'hE000A2A4;
parameter val_gpio__INT_ANY_2 = 32'h00000000;
parameter mask_gpio__INT_ANY_2 = 32'hFFFFFFFF;

parameter gpio__BYPM_3 = 32'hE000A2C0;
parameter val_gpio__BYPM_3 = 32'h00000000;
parameter mask_gpio__BYPM_3 = 32'hFFFFFFFF;

parameter gpio__DIRM_3 = 32'hE000A2C4;
parameter val_gpio__DIRM_3 = 32'h00000000;
parameter mask_gpio__DIRM_3 = 32'hFFFFFFFF;

parameter gpio__OEN_3 = 32'hE000A2C8;
parameter val_gpio__OEN_3 = 32'h00000000;
parameter mask_gpio__OEN_3 = 32'hFFFFFFFF;

parameter gpio__INT_MASK_3 = 32'hE000A2CC;
parameter val_gpio__INT_MASK_3 = 32'h00000000;
parameter mask_gpio__INT_MASK_3 = 32'hFFFFFFFF;

parameter gpio__INT_EN_3 = 32'hE000A2D0;
parameter val_gpio__INT_EN_3 = 32'h00000000;
parameter mask_gpio__INT_EN_3 = 32'hFFFFFFFF;

parameter gpio__INT_DIS_3 = 32'hE000A2D4;
parameter val_gpio__INT_DIS_3 = 32'h00000000;
parameter mask_gpio__INT_DIS_3 = 32'hFFFFFFFF;

parameter gpio__INT_STAT_3 = 32'hE000A2D8;
parameter val_gpio__INT_STAT_3 = 32'h00000000;
parameter mask_gpio__INT_STAT_3 = 32'hFFFFFFFF;

parameter gpio__INT_TYPE_3 = 32'hE000A2DC;
parameter val_gpio__INT_TYPE_3 = 32'hFFFFFFFF;
parameter mask_gpio__INT_TYPE_3 = 32'hFFFFFFFF;

parameter gpio__INT_POLARITY_3 = 32'hE000A2E0;
parameter val_gpio__INT_POLARITY_3 = 32'h00000000;
parameter mask_gpio__INT_POLARITY_3 = 32'hFFFFFFFF;

parameter gpio__INT_ANY_3 = 32'hE000A2E4;
parameter val_gpio__INT_ANY_3 = 32'h00000000;
parameter mask_gpio__INT_ANY_3 = 32'hFFFFFFFF;


// ************************************************************
//   Module gpv_iou_switch gpv_iou_switch
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gpv_iou_switch__Remap = 32'hE0200000;
parameter val_gpv_iou_switch__Remap = 32'h00000000;
parameter mask_gpv_iou_switch__Remap = 32'h000000FF;

parameter gpv_iou_switch__security2_sdio0 = 32'hE0200008;
parameter val_gpv_iou_switch__security2_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__security2_sdio0 = 32'h00000001;

parameter gpv_iou_switch__security3_sdio1 = 32'hE020000C;
parameter val_gpv_iou_switch__security3_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__security3_sdio1 = 32'h00000001;

parameter gpv_iou_switch__security4_qspi = 32'hE0200010;
parameter val_gpv_iou_switch__security4_qspi = 32'h00000000;
parameter mask_gpv_iou_switch__security4_qspi = 32'h00000001;

parameter gpv_iou_switch__security5_miou = 32'hE0200014;
parameter val_gpv_iou_switch__security5_miou = 32'h00000000;
parameter mask_gpv_iou_switch__security5_miou = 32'h00000001;

parameter gpv_iou_switch__security6_apb_slaves = 32'hE0200018;
parameter val_gpv_iou_switch__security6_apb_slaves = 32'h00000000;
parameter mask_gpv_iou_switch__security6_apb_slaves = 32'h00007FFF;

parameter gpv_iou_switch__security7_smc = 32'hE020001C;
parameter val_gpv_iou_switch__security7_smc = 32'h00000000;
parameter mask_gpv_iou_switch__security7_smc = 32'h00000001;

parameter gpv_iou_switch__peripheral_id4 = 32'hE0201FD0;
parameter val_gpv_iou_switch__peripheral_id4 = 32'h00000004;
parameter mask_gpv_iou_switch__peripheral_id4 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id5 = 32'hE0201FD4;
parameter val_gpv_iou_switch__peripheral_id5 = 32'h00000000;
parameter mask_gpv_iou_switch__peripheral_id5 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id6 = 32'hE0201FD8;
parameter val_gpv_iou_switch__peripheral_id6 = 32'h00000000;
parameter mask_gpv_iou_switch__peripheral_id6 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id7 = 32'hE0201FDC;
parameter val_gpv_iou_switch__peripheral_id7 = 32'h00000000;
parameter mask_gpv_iou_switch__peripheral_id7 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id0 = 32'hE0201FE0;
parameter val_gpv_iou_switch__peripheral_id0 = 32'h00000001;
parameter mask_gpv_iou_switch__peripheral_id0 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id1 = 32'hE0201FE4;
parameter val_gpv_iou_switch__peripheral_id1 = 32'h000000B3;
parameter mask_gpv_iou_switch__peripheral_id1 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id2 = 32'hE0201FE8;
parameter val_gpv_iou_switch__peripheral_id2 = 32'h0000005B;
parameter mask_gpv_iou_switch__peripheral_id2 = 32'h000000FF;

parameter gpv_iou_switch__peripheral_id3 = 32'hE0201FEC;
parameter val_gpv_iou_switch__peripheral_id3 = 32'h00000000;
parameter mask_gpv_iou_switch__peripheral_id3 = 32'h000000FF;

parameter gpv_iou_switch__component_id0 = 32'hE0201FF0;
parameter val_gpv_iou_switch__component_id0 = 32'h0000000D;
parameter mask_gpv_iou_switch__component_id0 = 32'h000000FF;

parameter gpv_iou_switch__component_id1 = 32'hE0201FF4;
parameter val_gpv_iou_switch__component_id1 = 32'h000000F0;
parameter mask_gpv_iou_switch__component_id1 = 32'h000000FF;

parameter gpv_iou_switch__component_id2 = 32'hE0201FF8;
parameter val_gpv_iou_switch__component_id2 = 32'h00000005;
parameter mask_gpv_iou_switch__component_id2 = 32'h000000FF;

parameter gpv_iou_switch__component_id3 = 32'hE0201FFC;
parameter val_gpv_iou_switch__component_id3 = 32'h000000B1;
parameter mask_gpv_iou_switch__component_id3 = 32'h000000FF;

parameter gpv_iou_switch__fn_mod_bm_iss_sdio0 = 32'hE0202008;
parameter val_gpv_iou_switch__fn_mod_bm_iss_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_bm_iss_sdio0 = 32'h00000003;

parameter gpv_iou_switch__ahb_cntl_sdio0 = 32'hE0202044;
parameter val_gpv_iou_switch__ahb_cntl_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__ahb_cntl_sdio0 = 32'h00000000;

parameter gpv_iou_switch__fn_mod_bm_iss_sdio1 = 32'hE0203008;
parameter val_gpv_iou_switch__fn_mod_bm_iss_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_bm_iss_sdio1 = 32'h00000003;

parameter gpv_iou_switch__ahb_cntl_sdio1 = 32'hE0203044;
parameter val_gpv_iou_switch__ahb_cntl_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__ahb_cntl_sdio1 = 32'h00000000;

parameter gpv_iou_switch__fn_mod_bm_iss_qspi = 32'hE0204008;
parameter val_gpv_iou_switch__fn_mod_bm_iss_qspi = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_bm_iss_qspi = 32'h00000003;

parameter gpv_iou_switch__fn_mod_bm_iss_miou = 32'hE0205008;
parameter val_gpv_iou_switch__fn_mod_bm_iss_miou = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_bm_iss_miou = 32'h00000003;

parameter gpv_iou_switch__fn_mod_bm_iss_smc = 32'hE0207008;
parameter val_gpv_iou_switch__fn_mod_bm_iss_smc = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_bm_iss_smc = 32'h00000003;

parameter gpv_iou_switch__fn_mod_ahb_gem0 = 32'hE0242028;
parameter val_gpv_iou_switch__fn_mod_ahb_gem0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_ahb_gem0 = 32'h00000007;

parameter gpv_iou_switch__read_qos_gem0 = 32'hE0242100;
parameter val_gpv_iou_switch__read_qos_gem0 = 32'h00000000;
parameter mask_gpv_iou_switch__read_qos_gem0 = 32'h0000000F;

parameter gpv_iou_switch__write_qos_gem0 = 32'hE0242104;
parameter val_gpv_iou_switch__write_qos_gem0 = 32'h00000000;
parameter mask_gpv_iou_switch__write_qos_gem0 = 32'h0000000F;

parameter gpv_iou_switch__fn_mod_iss_gem0 = 32'hE0242108;
parameter val_gpv_iou_switch__fn_mod_iss_gem0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_gem0 = 32'h00000003;

parameter gpv_iou_switch__fn_mod_ahb_gem1 = 32'hE0243028;
parameter val_gpv_iou_switch__fn_mod_ahb_gem1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_ahb_gem1 = 32'h00000007;

parameter gpv_iou_switch__read_qos_gem1 = 32'hE0243100;
parameter val_gpv_iou_switch__read_qos_gem1 = 32'h00000000;
parameter mask_gpv_iou_switch__read_qos_gem1 = 32'h0000000F;

parameter gpv_iou_switch__write_qos_gem1 = 32'hE0243104;
parameter val_gpv_iou_switch__write_qos_gem1 = 32'h00000000;
parameter mask_gpv_iou_switch__write_qos_gem1 = 32'h0000000F;

parameter gpv_iou_switch__fn_mod_iss_gem1 = 32'hE0243108;
parameter val_gpv_iou_switch__fn_mod_iss_gem1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_gem1 = 32'h00000003;

parameter gpv_iou_switch__fn_mod_ahb_usb0 = 32'hE0244028;
parameter val_gpv_iou_switch__fn_mod_ahb_usb0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_ahb_usb0 = 32'h00000007;

parameter gpv_iou_switch__read_qos_usb0 = 32'hE0244100;
parameter val_gpv_iou_switch__read_qos_usb0 = 32'h00000000;
parameter mask_gpv_iou_switch__read_qos_usb0 = 32'h0000000F;

parameter gpv_iou_switch__write_qos_usb0 = 32'hE0244104;
parameter val_gpv_iou_switch__write_qos_usb0 = 32'h00000000;
parameter mask_gpv_iou_switch__write_qos_usb0 = 32'h0000000F;

parameter gpv_iou_switch__fn_mod_iss_usb0 = 32'hE0244108;
parameter val_gpv_iou_switch__fn_mod_iss_usb0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_usb0 = 32'h00000003;

parameter gpv_iou_switch__fn_mod_ahb_usb1 = 32'hE0245028;
parameter val_gpv_iou_switch__fn_mod_ahb_usb1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_ahb_usb1 = 32'h00000007;

parameter gpv_iou_switch__read_qos_usb1 = 32'hE0245100;
parameter val_gpv_iou_switch__read_qos_usb1 = 32'h00000000;
parameter mask_gpv_iou_switch__read_qos_usb1 = 32'h0000000F;

parameter gpv_iou_switch__write_qos_usb1 = 32'hE0245104;
parameter val_gpv_iou_switch__write_qos_usb1 = 32'h00000000;
parameter mask_gpv_iou_switch__write_qos_usb1 = 32'h0000000F;

parameter gpv_iou_switch__fn_mod_iss_usb1 = 32'hE0245108;
parameter val_gpv_iou_switch__fn_mod_iss_usb1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_usb1 = 32'h00000003;

parameter gpv_iou_switch__fn_mod_ahb_sdio0 = 32'hE0246028;
parameter val_gpv_iou_switch__fn_mod_ahb_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_ahb_sdio0 = 32'h00000007;

parameter gpv_iou_switch__read_qos_sdio0 = 32'hE0246100;
parameter val_gpv_iou_switch__read_qos_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__read_qos_sdio0 = 32'h0000000F;

parameter gpv_iou_switch__write_qos_sdio0 = 32'hE0246104;
parameter val_gpv_iou_switch__write_qos_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__write_qos_sdio0 = 32'h0000000F;

parameter gpv_iou_switch__fn_mod_iss_sdio0 = 32'hE0246108;
parameter val_gpv_iou_switch__fn_mod_iss_sdio0 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_sdio0 = 32'h00000003;

parameter gpv_iou_switch__fn_mod_ahb_sdio1 = 32'hE0247028;
parameter val_gpv_iou_switch__fn_mod_ahb_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_ahb_sdio1 = 32'h00000007;

parameter gpv_iou_switch__read_qos_sdio1 = 32'hE0247100;
parameter val_gpv_iou_switch__read_qos_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__read_qos_sdio1 = 32'h0000000F;

parameter gpv_iou_switch__write_qos_sdio1 = 32'hE0247104;
parameter val_gpv_iou_switch__write_qos_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__write_qos_sdio1 = 32'h0000000F;

parameter gpv_iou_switch__fn_mod_iss_sdio1 = 32'hE0247108;
parameter val_gpv_iou_switch__fn_mod_iss_sdio1 = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_sdio1 = 32'h00000003;

parameter gpv_iou_switch__fn_mod_iss_siou = 32'hE0249108;
parameter val_gpv_iou_switch__fn_mod_iss_siou = 32'h00000000;
parameter mask_gpv_iou_switch__fn_mod_iss_siou = 32'h00000003;


// ************************************************************
//   Module gpv_qos301_cpu qos301
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gpv_qos301_cpu__qos_cntl = 32'hF894610C;
parameter val_gpv_qos301_cpu__qos_cntl = 32'h00000000;
parameter mask_gpv_qos301_cpu__qos_cntl = 32'h000000FF;

parameter gpv_qos301_cpu__max_ot = 32'hF8946110;
parameter val_gpv_qos301_cpu__max_ot = 32'h00000000;
parameter mask_gpv_qos301_cpu__max_ot = 32'h3FFF3FFF;

parameter gpv_qos301_cpu__max_comb_ot = 32'hF8946114;
parameter val_gpv_qos301_cpu__max_comb_ot = 32'h00000000;
parameter mask_gpv_qos301_cpu__max_comb_ot = 32'h00007FFF;

parameter gpv_qos301_cpu__aw_p = 32'hF8946118;
parameter val_gpv_qos301_cpu__aw_p = 32'h00000000;
parameter mask_gpv_qos301_cpu__aw_p = 32'hFF000000;

parameter gpv_qos301_cpu__aw_b = 32'hF894611C;
parameter val_gpv_qos301_cpu__aw_b = 32'h00000000;
parameter mask_gpv_qos301_cpu__aw_b = 32'h0000FFFF;

parameter gpv_qos301_cpu__aw_r = 32'hF8946120;
parameter val_gpv_qos301_cpu__aw_r = 32'h00000000;
parameter mask_gpv_qos301_cpu__aw_r = 32'hFFF00000;

parameter gpv_qos301_cpu__ar_p = 32'hF8946124;
parameter val_gpv_qos301_cpu__ar_p = 32'h00000000;
parameter mask_gpv_qos301_cpu__ar_p = 32'hFF000000;

parameter gpv_qos301_cpu__ar_b = 32'hF8946128;
parameter val_gpv_qos301_cpu__ar_b = 32'h00000000;
parameter mask_gpv_qos301_cpu__ar_b = 32'h0000FFFF;

parameter gpv_qos301_cpu__ar_r = 32'hF894612C;
parameter val_gpv_qos301_cpu__ar_r = 32'h00000000;
parameter mask_gpv_qos301_cpu__ar_r = 32'hFFF00000;


// ************************************************************
//   Module gpv_qos301_dmac qos301
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gpv_qos301_dmac__qos_cntl = 32'hF894710C;
parameter val_gpv_qos301_dmac__qos_cntl = 32'h00000000;
parameter mask_gpv_qos301_dmac__qos_cntl = 32'h000000FF;

parameter gpv_qos301_dmac__max_ot = 32'hF8947110;
parameter val_gpv_qos301_dmac__max_ot = 32'h00000000;
parameter mask_gpv_qos301_dmac__max_ot = 32'h3FFF3FFF;

parameter gpv_qos301_dmac__max_comb_ot = 32'hF8947114;
parameter val_gpv_qos301_dmac__max_comb_ot = 32'h00000000;
parameter mask_gpv_qos301_dmac__max_comb_ot = 32'h00007FFF;

parameter gpv_qos301_dmac__aw_p = 32'hF8947118;
parameter val_gpv_qos301_dmac__aw_p = 32'h00000000;
parameter mask_gpv_qos301_dmac__aw_p = 32'hFF000000;

parameter gpv_qos301_dmac__aw_b = 32'hF894711C;
parameter val_gpv_qos301_dmac__aw_b = 32'h00000000;
parameter mask_gpv_qos301_dmac__aw_b = 32'h0000FFFF;

parameter gpv_qos301_dmac__aw_r = 32'hF8947120;
parameter val_gpv_qos301_dmac__aw_r = 32'h00000000;
parameter mask_gpv_qos301_dmac__aw_r = 32'hFFF00000;

parameter gpv_qos301_dmac__ar_p = 32'hF8947124;
parameter val_gpv_qos301_dmac__ar_p = 32'h00000000;
parameter mask_gpv_qos301_dmac__ar_p = 32'hFF000000;

parameter gpv_qos301_dmac__ar_b = 32'hF8947128;
parameter val_gpv_qos301_dmac__ar_b = 32'h00000000;
parameter mask_gpv_qos301_dmac__ar_b = 32'h0000FFFF;

parameter gpv_qos301_dmac__ar_r = 32'hF894712C;
parameter val_gpv_qos301_dmac__ar_r = 32'h00000000;
parameter mask_gpv_qos301_dmac__ar_r = 32'hFFF00000;


// ************************************************************
//   Module gpv_qos301_iou qos301
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gpv_qos301_iou__qos_cntl = 32'hF894810C;
parameter val_gpv_qos301_iou__qos_cntl = 32'h00000000;
parameter mask_gpv_qos301_iou__qos_cntl = 32'h000000FF;

parameter gpv_qos301_iou__max_ot = 32'hF8948110;
parameter val_gpv_qos301_iou__max_ot = 32'h00000000;
parameter mask_gpv_qos301_iou__max_ot = 32'h3FFF3FFF;

parameter gpv_qos301_iou__max_comb_ot = 32'hF8948114;
parameter val_gpv_qos301_iou__max_comb_ot = 32'h00000000;
parameter mask_gpv_qos301_iou__max_comb_ot = 32'h00007FFF;

parameter gpv_qos301_iou__aw_p = 32'hF8948118;
parameter val_gpv_qos301_iou__aw_p = 32'h00000000;
parameter mask_gpv_qos301_iou__aw_p = 32'hFF000000;

parameter gpv_qos301_iou__aw_b = 32'hF894811C;
parameter val_gpv_qos301_iou__aw_b = 32'h00000000;
parameter mask_gpv_qos301_iou__aw_b = 32'h0000FFFF;

parameter gpv_qos301_iou__aw_r = 32'hF8948120;
parameter val_gpv_qos301_iou__aw_r = 32'h00000000;
parameter mask_gpv_qos301_iou__aw_r = 32'hFFF00000;

parameter gpv_qos301_iou__ar_p = 32'hF8948124;
parameter val_gpv_qos301_iou__ar_p = 32'h00000000;
parameter mask_gpv_qos301_iou__ar_p = 32'hFF000000;

parameter gpv_qos301_iou__ar_b = 32'hF8948128;
parameter val_gpv_qos301_iou__ar_b = 32'h00000000;
parameter mask_gpv_qos301_iou__ar_b = 32'h0000FFFF;

parameter gpv_qos301_iou__ar_r = 32'hF894812C;
parameter val_gpv_qos301_iou__ar_r = 32'h00000000;
parameter mask_gpv_qos301_iou__ar_r = 32'hFFF00000;


// ************************************************************
//   Module gpv_trustzone nic301_addr_region_ctrl_registers
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter gpv_trustzone__Remap = 32'hF8900000;
parameter val_gpv_trustzone__Remap = 32'h00000000;
parameter mask_gpv_trustzone__Remap = 32'h000000C0;

parameter gpv_trustzone__security_fssw_s0 = 32'hF890001C;
parameter val_gpv_trustzone__security_fssw_s0 = 32'h00000000;
parameter mask_gpv_trustzone__security_fssw_s0 = 32'h00000001;

parameter gpv_trustzone__security_fssw_s1 = 32'hF8900020;
parameter val_gpv_trustzone__security_fssw_s1 = 32'h00000000;
parameter mask_gpv_trustzone__security_fssw_s1 = 32'h00000001;

parameter gpv_trustzone__security_apb = 32'hF8900028;
parameter val_gpv_trustzone__security_apb = 32'h00000000;
parameter mask_gpv_trustzone__security_apb = 32'h0000003F;


// ************************************************************
//   Module i2c0 IIC
//   doc version: 1.2
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter i2c0__Control_reg0 = 32'hE0004000;
parameter val_i2c0__Control_reg0 = 32'h00000000;
parameter mask_i2c0__Control_reg0 = 32'h0000FFFF;

parameter i2c0__Status_reg0 = 32'hE0004004;
parameter val_i2c0__Status_reg0 = 32'h00000000;
parameter mask_i2c0__Status_reg0 = 32'h0000FFFF;

parameter i2c0__I2C_address_reg0 = 32'hE0004008;
parameter val_i2c0__I2C_address_reg0 = 32'h00000000;
parameter mask_i2c0__I2C_address_reg0 = 32'h0000FFFF;

parameter i2c0__I2C_data_reg0 = 32'hE000400C;
parameter val_i2c0__I2C_data_reg0 = 32'h00000000;
parameter mask_i2c0__I2C_data_reg0 = 32'h0000FFFF;

parameter i2c0__Interrupt_status_reg0 = 32'hE0004010;
parameter val_i2c0__Interrupt_status_reg0 = 32'h00000000;
parameter mask_i2c0__Interrupt_status_reg0 = 32'h0000FFFF;

parameter i2c0__Transfer_size_reg0 = 32'hE0004014;
parameter val_i2c0__Transfer_size_reg0 = 32'h00000000;
parameter mask_i2c0__Transfer_size_reg0 = 32'h000000FF;

parameter i2c0__Slave_mon_pause_reg0 = 32'hE0004018;
parameter val_i2c0__Slave_mon_pause_reg0 = 32'h00000000;
parameter mask_i2c0__Slave_mon_pause_reg0 = 32'h000000FF;

parameter i2c0__Time_out_reg0 = 32'hE000401C;
parameter val_i2c0__Time_out_reg0 = 32'h0000001F;
parameter mask_i2c0__Time_out_reg0 = 32'h000000FF;

parameter i2c0__Intrpt_mask_reg0 = 32'hE0004020;
parameter val_i2c0__Intrpt_mask_reg0 = 32'h000002FF;
parameter mask_i2c0__Intrpt_mask_reg0 = 32'h0000FFFF;

parameter i2c0__Intrpt_enable_reg0 = 32'hE0004024;
parameter val_i2c0__Intrpt_enable_reg0 = 32'h00000000;
parameter mask_i2c0__Intrpt_enable_reg0 = 32'h0000FFFF;

parameter i2c0__Intrpt_disable_reg0 = 32'hE0004028;
parameter val_i2c0__Intrpt_disable_reg0 = 32'h00000000;
parameter mask_i2c0__Intrpt_disable_reg0 = 32'h0000FFFF;


// ************************************************************
//   Module i2c1 IIC
//   doc version: 1.2
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter i2c1__Control_reg0 = 32'hE0005000;
parameter val_i2c1__Control_reg0 = 32'h00000000;
parameter mask_i2c1__Control_reg0 = 32'h0000FFFF;

parameter i2c1__Status_reg0 = 32'hE0005004;
parameter val_i2c1__Status_reg0 = 32'h00000000;
parameter mask_i2c1__Status_reg0 = 32'h0000FFFF;

parameter i2c1__I2C_address_reg0 = 32'hE0005008;
parameter val_i2c1__I2C_address_reg0 = 32'h00000000;
parameter mask_i2c1__I2C_address_reg0 = 32'h0000FFFF;

parameter i2c1__I2C_data_reg0 = 32'hE000500C;
parameter val_i2c1__I2C_data_reg0 = 32'h00000000;
parameter mask_i2c1__I2C_data_reg0 = 32'h0000FFFF;

parameter i2c1__Interrupt_status_reg0 = 32'hE0005010;
parameter val_i2c1__Interrupt_status_reg0 = 32'h00000000;
parameter mask_i2c1__Interrupt_status_reg0 = 32'h0000FFFF;

parameter i2c1__Transfer_size_reg0 = 32'hE0005014;
parameter val_i2c1__Transfer_size_reg0 = 32'h00000000;
parameter mask_i2c1__Transfer_size_reg0 = 32'h000000FF;

parameter i2c1__Slave_mon_pause_reg0 = 32'hE0005018;
parameter val_i2c1__Slave_mon_pause_reg0 = 32'h00000000;
parameter mask_i2c1__Slave_mon_pause_reg0 = 32'h000000FF;

parameter i2c1__Time_out_reg0 = 32'hE000501C;
parameter val_i2c1__Time_out_reg0 = 32'h0000001F;
parameter mask_i2c1__Time_out_reg0 = 32'h000000FF;

parameter i2c1__Intrpt_mask_reg0 = 32'hE0005020;
parameter val_i2c1__Intrpt_mask_reg0 = 32'h000002FF;
parameter mask_i2c1__Intrpt_mask_reg0 = 32'h0000FFFF;

parameter i2c1__Intrpt_enable_reg0 = 32'hE0005024;
parameter val_i2c1__Intrpt_enable_reg0 = 32'h00000000;
parameter mask_i2c1__Intrpt_enable_reg0 = 32'h0000FFFF;

parameter i2c1__Intrpt_disable_reg0 = 32'hE0005028;
parameter val_i2c1__Intrpt_disable_reg0 = 32'h00000000;
parameter mask_i2c1__Intrpt_disable_reg0 = 32'h0000FFFF;


// ************************************************************
//   Module l2cache L2Cpl310
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter l2cache__reg0_cache_id = 32'hF8F02000;
parameter val_l2cache__reg0_cache_id = 32'h410000C8;
parameter mask_l2cache__reg0_cache_id = 32'hFFFFFFFF;

parameter l2cache__reg0_cache_type = 32'hF8F02004;
parameter val_l2cache__reg0_cache_type = 32'h9E300300;
parameter mask_l2cache__reg0_cache_type = 32'hFFFFFFFF;

parameter l2cache__reg1_control = 32'hF8F02100;
parameter val_l2cache__reg1_control = 32'h00000000;
parameter mask_l2cache__reg1_control = 32'h7FFFFFFF;

parameter l2cache__reg1_aux_control = 32'hF8F02104;
parameter val_l2cache__reg1_aux_control = 32'h02050000;
parameter mask_l2cache__reg1_aux_control = 32'hFFFFFFFF;

parameter l2cache__reg1_tag_ram_control = 32'hF8F02108;
parameter val_l2cache__reg1_tag_ram_control = 32'h00000777;
parameter mask_l2cache__reg1_tag_ram_control = 32'hFFFFFFFF;

parameter l2cache__reg1_data_ram_control = 32'hF8F0210C;
parameter val_l2cache__reg1_data_ram_control = 32'h00000777;
parameter mask_l2cache__reg1_data_ram_control = 32'hFFFFFFFF;

parameter l2cache__reg2_ev_counter_ctrl = 32'hF8F02200;
parameter val_l2cache__reg2_ev_counter_ctrl = 32'h00000000;
parameter mask_l2cache__reg2_ev_counter_ctrl = 32'hFFFFFFFF;

parameter l2cache__reg2_ev_counter1_cfg = 32'hF8F02204;
parameter val_l2cache__reg2_ev_counter1_cfg = 32'h00000000;
parameter mask_l2cache__reg2_ev_counter1_cfg = 32'hFFFFFFFF;

parameter l2cache__reg2_ev_counter0_cfg = 32'hF8F02208;
parameter val_l2cache__reg2_ev_counter0_cfg = 32'h00000000;
parameter mask_l2cache__reg2_ev_counter0_cfg = 32'hFFFFFFFF;

parameter l2cache__reg2_ev_counter1 = 32'hF8F0220C;
parameter val_l2cache__reg2_ev_counter1 = 32'h00000000;
parameter mask_l2cache__reg2_ev_counter1 = 32'hFFFFFFFF;

parameter l2cache__reg2_ev_counter0 = 32'hF8F02210;
parameter val_l2cache__reg2_ev_counter0 = 32'h00000000;
parameter mask_l2cache__reg2_ev_counter0 = 32'hFFFFFFFF;

parameter l2cache__reg2_int_mask = 32'hF8F02214;
parameter val_l2cache__reg2_int_mask = 32'h00000000;
parameter mask_l2cache__reg2_int_mask = 32'hFFFFFFFF;

parameter l2cache__reg2_int_mask_status = 32'hF8F02218;
parameter val_l2cache__reg2_int_mask_status = 32'h00000000;
parameter mask_l2cache__reg2_int_mask_status = 32'hFFFFFFFF;

parameter l2cache__reg2_int_raw_status = 32'hF8F0221C;
parameter val_l2cache__reg2_int_raw_status = 32'h00000000;
parameter mask_l2cache__reg2_int_raw_status = 32'hFFFFFFFF;

parameter l2cache__reg2_int_clear = 32'hF8F02220;
parameter val_l2cache__reg2_int_clear = 32'h00000000;
parameter mask_l2cache__reg2_int_clear = 32'hFFFFFFFF;

parameter l2cache__reg7_cache_sync = 32'hF8F02730;
parameter val_l2cache__reg7_cache_sync = 32'h00000000;
parameter mask_l2cache__reg7_cache_sync = 32'hFFFFFFFF;

parameter l2cache__reg7_inv_pa = 32'hF8F02770;
parameter val_l2cache__reg7_inv_pa = 32'h00000000;
parameter mask_l2cache__reg7_inv_pa = 32'hFFFFFFFF;

parameter l2cache__reg7_inv_way = 32'hF8F0277C;
parameter val_l2cache__reg7_inv_way = 32'h00000000;
parameter mask_l2cache__reg7_inv_way = 32'hFFFFFFFF;

parameter l2cache__reg7_clean_pa = 32'hF8F027B0;
parameter val_l2cache__reg7_clean_pa = 32'h00000000;
parameter mask_l2cache__reg7_clean_pa = 32'hFFFFFFFF;

parameter l2cache__reg7_clean_index = 32'hF8F027B8;
parameter val_l2cache__reg7_clean_index = 32'h00000000;
parameter mask_l2cache__reg7_clean_index = 32'hFFFFFFFF;

parameter l2cache__reg7_clean_way = 32'hF8F027BC;
parameter val_l2cache__reg7_clean_way = 32'h00000000;
parameter mask_l2cache__reg7_clean_way = 32'hFFFFFFFF;

parameter l2cache__reg7_clean_inv_pa = 32'hF8F027F0;
parameter val_l2cache__reg7_clean_inv_pa = 32'h00000000;
parameter mask_l2cache__reg7_clean_inv_pa = 32'hFFFFFFFF;

parameter l2cache__reg7_clean_inv_index = 32'hF8F027F8;
parameter val_l2cache__reg7_clean_inv_index = 32'h00000000;
parameter mask_l2cache__reg7_clean_inv_index = 32'hFFFFFFFF;

parameter l2cache__reg7_clean_inv_way = 32'hF8F027FC;
parameter val_l2cache__reg7_clean_inv_way = 32'h00000000;
parameter mask_l2cache__reg7_clean_inv_way = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown0 = 32'hF8F02900;
parameter val_l2cache__reg9_d_lockdown0 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown0 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown0 = 32'hF8F02904;
parameter val_l2cache__reg9_i_lockdown0 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown0 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown1 = 32'hF8F02908;
parameter val_l2cache__reg9_d_lockdown1 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown1 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown1 = 32'hF8F0290C;
parameter val_l2cache__reg9_i_lockdown1 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown1 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown2 = 32'hF8F02910;
parameter val_l2cache__reg9_d_lockdown2 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown2 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown2 = 32'hF8F02914;
parameter val_l2cache__reg9_i_lockdown2 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown2 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown3 = 32'hF8F02918;
parameter val_l2cache__reg9_d_lockdown3 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown3 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown3 = 32'hF8F0291C;
parameter val_l2cache__reg9_i_lockdown3 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown3 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown4 = 32'hF8F02920;
parameter val_l2cache__reg9_d_lockdown4 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown4 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown4 = 32'hF8F02924;
parameter val_l2cache__reg9_i_lockdown4 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown4 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown5 = 32'hF8F02928;
parameter val_l2cache__reg9_d_lockdown5 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown5 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown5 = 32'hF8F0292C;
parameter val_l2cache__reg9_i_lockdown5 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown5 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown6 = 32'hF8F02930;
parameter val_l2cache__reg9_d_lockdown6 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown6 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown6 = 32'hF8F02934;
parameter val_l2cache__reg9_i_lockdown6 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown6 = 32'hFFFFFFFF;

parameter l2cache__reg9_d_lockdown7 = 32'hF8F02938;
parameter val_l2cache__reg9_d_lockdown7 = 32'h00000000;
parameter mask_l2cache__reg9_d_lockdown7 = 32'hFFFFFFFF;

parameter l2cache__reg9_i_lockdown7 = 32'hF8F0293C;
parameter val_l2cache__reg9_i_lockdown7 = 32'h00000000;
parameter mask_l2cache__reg9_i_lockdown7 = 32'hFFFFFFFF;

parameter l2cache__reg9_lock_line_en = 32'hF8F02950;
parameter val_l2cache__reg9_lock_line_en = 32'h00000000;
parameter mask_l2cache__reg9_lock_line_en = 32'hFFFFFFFF;

parameter l2cache__reg9_unlock_way = 32'hF8F02954;
parameter val_l2cache__reg9_unlock_way = 32'h00000000;
parameter mask_l2cache__reg9_unlock_way = 32'hFFFFFFFF;

parameter l2cache__reg12_addr_filtering_start = 32'hF8F02C00;
parameter val_l2cache__reg12_addr_filtering_start = 32'h40000001;
parameter mask_l2cache__reg12_addr_filtering_start = 32'hFFFFFFFF;

parameter l2cache__reg12_addr_filtering_end = 32'hF8F02C04;
parameter val_l2cache__reg12_addr_filtering_end = 32'hFFF00000;
parameter mask_l2cache__reg12_addr_filtering_end = 32'hFFFFFFFF;

parameter l2cache__reg15_debug_ctrl = 32'hF8F02F40;
parameter val_l2cache__reg15_debug_ctrl = 32'h00000000;
parameter mask_l2cache__reg15_debug_ctrl = 32'hFFFFFFFF;

parameter l2cache__reg15_prefetch_ctrl = 32'hF8F02F60;
parameter val_l2cache__reg15_prefetch_ctrl = 32'h00000000;
parameter mask_l2cache__reg15_prefetch_ctrl = 32'hFFFFFFFF;

parameter l2cache__reg15_power_ctrl = 32'hF8F02F80;
parameter val_l2cache__reg15_power_ctrl = 32'h00000000;
parameter mask_l2cache__reg15_power_ctrl = 32'hFFFFFFFF;


// ************************************************************
//   Module mpcore mpcore
//   doc version: 1.3
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter mpcore__SCU_CONTROL_REGISTER = 32'hF8F00000;
parameter val_mpcore__SCU_CONTROL_REGISTER = 32'h00000002;
parameter mask_mpcore__SCU_CONTROL_REGISTER = 32'hFFFFFFFF;

parameter mpcore__SCU_CONFIGURATION_REGISTER = 32'hF8F00004;
parameter val_mpcore__SCU_CONFIGURATION_REGISTER = 32'h00000501;
parameter mask_mpcore__SCU_CONFIGURATION_REGISTER = 32'hFFFFFFFF;

parameter mpcore__SCU_CPU_Power_Status_Register = 32'hF8F00008;
parameter val_mpcore__SCU_CPU_Power_Status_Register = 32'h00000000;
parameter mask_mpcore__SCU_CPU_Power_Status_Register = 32'hFFFFFFFF;

parameter mpcore__SCU_Invalidate_All_Registers_in_Secure_State = 32'hF8F0000C;
parameter val_mpcore__SCU_Invalidate_All_Registers_in_Secure_State = 32'h00000000;
parameter mask_mpcore__SCU_Invalidate_All_Registers_in_Secure_State = 32'hFFFFFFFF;

parameter mpcore__Filtering_Start_Address_Register = 32'hF8F00040;
parameter val_mpcore__Filtering_Start_Address_Register = 32'h00100000;
parameter mask_mpcore__Filtering_Start_Address_Register = 32'hFFFFFFFF;

parameter mpcore__Filtering_End_Address_Register = 32'hF8F00044;
parameter val_mpcore__Filtering_End_Address_Register = 32'h00000000;
parameter mask_mpcore__Filtering_End_Address_Register = 32'hFFFFFFFF;

parameter mpcore__SCU_Access_Control_Register_SAC = 32'hF8F00050;
parameter val_mpcore__SCU_Access_Control_Register_SAC = 32'h0000000F;
parameter mask_mpcore__SCU_Access_Control_Register_SAC = 32'hFFFFFFFF;

parameter mpcore__SCU_Non_secure_Access_Control_Register = 32'hF8F00054;
parameter val_mpcore__SCU_Non_secure_Access_Control_Register = 32'h00000000;
parameter mask_mpcore__SCU_Non_secure_Access_Control_Register = 32'hFFFFFFFF;

parameter mpcore__ICCICR = 32'hF8F00100;
parameter val_mpcore__ICCICR = 32'h00000000;
parameter mask_mpcore__ICCICR = 32'hFFFFFFFF;

parameter mpcore__ICCPMR = 32'hF8F00104;
parameter val_mpcore__ICCPMR = 32'h00000000;
parameter mask_mpcore__ICCPMR = 32'hFFFFFFFF;

parameter mpcore__ICCBPR = 32'hF8F00108;
parameter val_mpcore__ICCBPR = 32'h00000002;
parameter mask_mpcore__ICCBPR = 32'hFFFFFFFF;

parameter mpcore__ICCIAR = 32'hF8F0010C;
parameter val_mpcore__ICCIAR = 32'h000003FF;
parameter mask_mpcore__ICCIAR = 32'hFFFFFFFF;

parameter mpcore__ICCEOIR = 32'hF8F00110;
parameter val_mpcore__ICCEOIR = 32'h00000000;
parameter mask_mpcore__ICCEOIR = 32'hFFFFFFFF;

parameter mpcore__ICCRPR = 32'hF8F00114;
parameter val_mpcore__ICCRPR = 32'h000000FF;
parameter mask_mpcore__ICCRPR = 32'hFFFFFFFF;

parameter mpcore__ICCHPIR = 32'hF8F00118;
parameter val_mpcore__ICCHPIR = 32'h000003FF;
parameter mask_mpcore__ICCHPIR = 32'hFFFFFFFF;

parameter mpcore__ICCABPR = 32'hF8F0011C;
parameter val_mpcore__ICCABPR = 32'h00000003;
parameter mask_mpcore__ICCABPR = 32'hFFFFFFFF;

parameter mpcore__ICCIDR = 32'hF8F001FC;
parameter val_mpcore__ICCIDR = 32'h3901243B;
parameter mask_mpcore__ICCIDR = 32'hFFFFFFFF;

parameter mpcore__Global_Timer_Counter_Register0 = 32'hF8F00200;
parameter val_mpcore__Global_Timer_Counter_Register0 = 32'h00000000;
parameter mask_mpcore__Global_Timer_Counter_Register0 = 32'hFFFFFFFF;

parameter mpcore__Global_Timer_Counter_Register1 = 32'hF8F00204;
parameter val_mpcore__Global_Timer_Counter_Register1 = 32'h00000000;
parameter mask_mpcore__Global_Timer_Counter_Register1 = 32'hFFFFFFFF;

parameter mpcore__Global_Timer_Control_Register = 32'hF8F00208;
parameter val_mpcore__Global_Timer_Control_Register = 32'h00000000;
parameter mask_mpcore__Global_Timer_Control_Register = 32'hFFFFFFFF;

parameter mpcore__Global_Timer_Interrupt_Status_Register = 32'hF8F0020C;
parameter val_mpcore__Global_Timer_Interrupt_Status_Register = 32'h00000000;
parameter mask_mpcore__Global_Timer_Interrupt_Status_Register = 32'hFFFFFFFF;

parameter mpcore__Comparator_Value_Register0 = 32'hF8F00210;
parameter val_mpcore__Comparator_Value_Register0 = 32'h00000000;
parameter mask_mpcore__Comparator_Value_Register0 = 32'hFFFFFFFF;

parameter mpcore__Comparator_Value_Register1 = 32'hF8F00214;
parameter val_mpcore__Comparator_Value_Register1 = 32'h00000000;
parameter mask_mpcore__Comparator_Value_Register1 = 32'hFFFFFFFF;

parameter mpcore__Auto_increment_Register = 32'hF8F00218;
parameter val_mpcore__Auto_increment_Register = 32'h00000000;
parameter mask_mpcore__Auto_increment_Register = 32'hFFFFFFFF;

parameter mpcore__Private_Timer_Load_Register = 32'hF8F00600;
parameter val_mpcore__Private_Timer_Load_Register = 32'h00000000;
parameter mask_mpcore__Private_Timer_Load_Register = 32'hFFFFFFFF;

parameter mpcore__Private_Timer_Counter_Register = 32'hF8F00604;
parameter val_mpcore__Private_Timer_Counter_Register = 32'h00000000;
parameter mask_mpcore__Private_Timer_Counter_Register = 32'hFFFFFFFF;

parameter mpcore__Private_Timer_Control_Register = 32'hF8F00608;
parameter val_mpcore__Private_Timer_Control_Register = 32'h00000000;
parameter mask_mpcore__Private_Timer_Control_Register = 32'hFFFFFFFF;

parameter mpcore__Private_Timer_Interrupt_Status_Register = 32'hF8F0060C;
parameter val_mpcore__Private_Timer_Interrupt_Status_Register = 32'h00000000;
parameter mask_mpcore__Private_Timer_Interrupt_Status_Register = 32'hFFFFFFFF;

parameter mpcore__Watchdog_Load_Register = 32'hF8F00620;
parameter val_mpcore__Watchdog_Load_Register = 32'h00000000;
parameter mask_mpcore__Watchdog_Load_Register = 32'hFFFFFFFF;

parameter mpcore__Watchdog_Counter_Register = 32'hF8F00624;
parameter val_mpcore__Watchdog_Counter_Register = 32'h00000000;
parameter mask_mpcore__Watchdog_Counter_Register = 32'hFFFFFFFF;

parameter mpcore__Watchdog_Control_Register = 32'hF8F00628;
parameter val_mpcore__Watchdog_Control_Register = 32'h00000000;
parameter mask_mpcore__Watchdog_Control_Register = 32'hFFFFFFFF;

parameter mpcore__Watchdog_Interrupt_Status_Register = 32'hF8F0062C;
parameter val_mpcore__Watchdog_Interrupt_Status_Register = 32'h00000000;
parameter mask_mpcore__Watchdog_Interrupt_Status_Register = 32'hFFFFFFFF;

parameter mpcore__Watchdog_Reset_Status_Register = 32'hF8F00630;
parameter val_mpcore__Watchdog_Reset_Status_Register = 32'h00000000;
parameter mask_mpcore__Watchdog_Reset_Status_Register = 32'hFFFFFFFF;

parameter mpcore__Watchdog_Disable_Register = 32'hF8F00634;
parameter val_mpcore__Watchdog_Disable_Register = 32'h00000000;
parameter mask_mpcore__Watchdog_Disable_Register = 32'hFFFFFFFF;

parameter mpcore__ICDDCR = 32'hF8F01000;
parameter val_mpcore__ICDDCR = 32'h00000000;
parameter mask_mpcore__ICDDCR = 32'hFFFFFFFF;

parameter mpcore__ICDICTR = 32'hF8F01004;
parameter val_mpcore__ICDICTR = 32'h00000C22;
parameter mask_mpcore__ICDICTR = 32'hE000FFFF;

parameter mpcore__ICDIIDR = 32'hF8F01008;
parameter val_mpcore__ICDIIDR = 32'h0102043B;
parameter mask_mpcore__ICDIIDR = 32'hFFFFFFFF;

parameter mpcore__ICDISR0 = 32'hF8F01080;
parameter val_mpcore__ICDISR0 = 32'h00000000;
parameter mask_mpcore__ICDISR0 = 32'hFFFFFFFF;

parameter mpcore__ICDISR1 = 32'hF8F01084;
parameter val_mpcore__ICDISR1 = 32'h00000000;
parameter mask_mpcore__ICDISR1 = 32'hFFFFFFFF;

parameter mpcore__ICDISR2 = 32'hF8F01088;
parameter val_mpcore__ICDISR2 = 32'h00000000;
parameter mask_mpcore__ICDISR2 = 32'hFFFFFFFF;

parameter mpcore__ICDISER0 = 32'hF8F01100;
parameter val_mpcore__ICDISER0 = 32'h0000FFFF;
parameter mask_mpcore__ICDISER0 = 32'hFFFFFFFF;

parameter mpcore__ICDISER1 = 32'hF8F01104;
parameter val_mpcore__ICDISER1 = 32'h00000000;
parameter mask_mpcore__ICDISER1 = 32'hFFFFFFFF;

parameter mpcore__ICDISER2 = 32'hF8F01108;
parameter val_mpcore__ICDISER2 = 32'h00000000;
parameter mask_mpcore__ICDISER2 = 32'hFFFFFFFF;

parameter mpcore__ICDICER0 = 32'hF8F01180;
parameter val_mpcore__ICDICER0 = 32'h0000FFFF;
parameter mask_mpcore__ICDICER0 = 32'hFFFFFFFF;

parameter mpcore__ICDICER1 = 32'hF8F01184;
parameter val_mpcore__ICDICER1 = 32'h00000000;
parameter mask_mpcore__ICDICER1 = 32'hFFFFFFFF;

parameter mpcore__ICDICER2 = 32'hF8F01188;
parameter val_mpcore__ICDICER2 = 32'h00000000;
parameter mask_mpcore__ICDICER2 = 32'hFFFFFFFF;

parameter mpcore__ICDISPR0 = 32'hF8F01200;
parameter val_mpcore__ICDISPR0 = 32'h00000000;
parameter mask_mpcore__ICDISPR0 = 32'hFFFFFFFF;

parameter mpcore__ICDISPR1 = 32'hF8F01204;
parameter val_mpcore__ICDISPR1 = 32'h00000000;
parameter mask_mpcore__ICDISPR1 = 32'hFFFFFFFF;

parameter mpcore__ICDISPR2 = 32'hF8F01208;
parameter val_mpcore__ICDISPR2 = 32'h00000000;
parameter mask_mpcore__ICDISPR2 = 32'hFFFFFFFF;

parameter mpcore__ICDICPR0 = 32'hF8F01280;
parameter val_mpcore__ICDICPR0 = 32'h00000000;
parameter mask_mpcore__ICDICPR0 = 32'hFFFFFFFF;

parameter mpcore__ICDICPR1 = 32'hF8F01284;
parameter val_mpcore__ICDICPR1 = 32'h00000000;
parameter mask_mpcore__ICDICPR1 = 32'hFFFFFFFF;

parameter mpcore__ICDICPR2 = 32'hF8F01288;
parameter val_mpcore__ICDICPR2 = 32'h00000000;
parameter mask_mpcore__ICDICPR2 = 32'hFFFFFFFF;

parameter mpcore__ICDABR0 = 32'hF8F01300;
parameter val_mpcore__ICDABR0 = 32'h00000000;
parameter mask_mpcore__ICDABR0 = 32'hFFFFFFFF;

parameter mpcore__ICDABR1 = 32'hF8F01304;
parameter val_mpcore__ICDABR1 = 32'h00000000;
parameter mask_mpcore__ICDABR1 = 32'hFFFFFFFF;

parameter mpcore__ICDABR2 = 32'hF8F01308;
parameter val_mpcore__ICDABR2 = 32'h00000000;
parameter mask_mpcore__ICDABR2 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR0 = 32'hF8F01400;
parameter val_mpcore__ICDIPR0 = 32'h00000000;
parameter mask_mpcore__ICDIPR0 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR1 = 32'hF8F01404;
parameter val_mpcore__ICDIPR1 = 32'h00000000;
parameter mask_mpcore__ICDIPR1 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR2 = 32'hF8F01408;
parameter val_mpcore__ICDIPR2 = 32'h00000000;
parameter mask_mpcore__ICDIPR2 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR3 = 32'hF8F0140C;
parameter val_mpcore__ICDIPR3 = 32'h00000000;
parameter mask_mpcore__ICDIPR3 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR4 = 32'hF8F01410;
parameter val_mpcore__ICDIPR4 = 32'h00000000;
parameter mask_mpcore__ICDIPR4 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR5 = 32'hF8F01414;
parameter val_mpcore__ICDIPR5 = 32'h00000000;
parameter mask_mpcore__ICDIPR5 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR6 = 32'hF8F01418;
parameter val_mpcore__ICDIPR6 = 32'h00000000;
parameter mask_mpcore__ICDIPR6 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR7 = 32'hF8F0141C;
parameter val_mpcore__ICDIPR7 = 32'h00000000;
parameter mask_mpcore__ICDIPR7 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR8 = 32'hF8F01420;
parameter val_mpcore__ICDIPR8 = 32'h00000000;
parameter mask_mpcore__ICDIPR8 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR9 = 32'hF8F01424;
parameter val_mpcore__ICDIPR9 = 32'h00000000;
parameter mask_mpcore__ICDIPR9 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR10 = 32'hF8F01428;
parameter val_mpcore__ICDIPR10 = 32'h00000000;
parameter mask_mpcore__ICDIPR10 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR11 = 32'hF8F0142C;
parameter val_mpcore__ICDIPR11 = 32'h00000000;
parameter mask_mpcore__ICDIPR11 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR12 = 32'hF8F01430;
parameter val_mpcore__ICDIPR12 = 32'h00000000;
parameter mask_mpcore__ICDIPR12 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR13 = 32'hF8F01434;
parameter val_mpcore__ICDIPR13 = 32'h00000000;
parameter mask_mpcore__ICDIPR13 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR14 = 32'hF8F01438;
parameter val_mpcore__ICDIPR14 = 32'h00000000;
parameter mask_mpcore__ICDIPR14 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR15 = 32'hF8F0143C;
parameter val_mpcore__ICDIPR15 = 32'h00000000;
parameter mask_mpcore__ICDIPR15 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR16 = 32'hF8F01440;
parameter val_mpcore__ICDIPR16 = 32'h00000000;
parameter mask_mpcore__ICDIPR16 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR17 = 32'hF8F01444;
parameter val_mpcore__ICDIPR17 = 32'h00000000;
parameter mask_mpcore__ICDIPR17 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR18 = 32'hF8F01448;
parameter val_mpcore__ICDIPR18 = 32'h00000000;
parameter mask_mpcore__ICDIPR18 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR19 = 32'hF8F0144C;
parameter val_mpcore__ICDIPR19 = 32'h00000000;
parameter mask_mpcore__ICDIPR19 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR20 = 32'hF8F01450;
parameter val_mpcore__ICDIPR20 = 32'h00000000;
parameter mask_mpcore__ICDIPR20 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR21 = 32'hF8F01454;
parameter val_mpcore__ICDIPR21 = 32'h00000000;
parameter mask_mpcore__ICDIPR21 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR22 = 32'hF8F01458;
parameter val_mpcore__ICDIPR22 = 32'h00000000;
parameter mask_mpcore__ICDIPR22 = 32'hFFFFFFFF;

parameter mpcore__ICDIPR23 = 32'hF8F0145C;
parameter val_mpcore__ICDIPR23 = 32'h00000000;
parameter mask_mpcore__ICDIPR23 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR0 = 32'hF8F01800;
parameter val_mpcore__ICDIPTR0 = 32'h01010101;
parameter mask_mpcore__ICDIPTR0 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR1 = 32'hF8F01804;
parameter val_mpcore__ICDIPTR1 = 32'h01010101;
parameter mask_mpcore__ICDIPTR1 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR2 = 32'hF8F01808;
parameter val_mpcore__ICDIPTR2 = 32'h01010101;
parameter mask_mpcore__ICDIPTR2 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR3 = 32'hF8F0180C;
parameter val_mpcore__ICDIPTR3 = 32'h01010101;
parameter mask_mpcore__ICDIPTR3 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR4 = 32'hF8F01810;
parameter val_mpcore__ICDIPTR4 = 32'h01010101;
parameter mask_mpcore__ICDIPTR4 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR5 = 32'hF8F01814;
parameter val_mpcore__ICDIPTR5 = 32'h01010101;
parameter mask_mpcore__ICDIPTR5 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR6 = 32'hF8F01818;
parameter val_mpcore__ICDIPTR6 = 32'h01010101;
parameter mask_mpcore__ICDIPTR6 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR7 = 32'hF8F0181C;
parameter val_mpcore__ICDIPTR7 = 32'h01010101;
parameter mask_mpcore__ICDIPTR7 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR8 = 32'hF8F01820;
parameter val_mpcore__ICDIPTR8 = 32'h01010101;
parameter mask_mpcore__ICDIPTR8 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR9 = 32'hF8F01824;
parameter val_mpcore__ICDIPTR9 = 32'h01010101;
parameter mask_mpcore__ICDIPTR9 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR10 = 32'hF8F01828;
parameter val_mpcore__ICDIPTR10 = 32'h01010101;
parameter mask_mpcore__ICDIPTR10 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR11 = 32'hF8F0182C;
parameter val_mpcore__ICDIPTR11 = 32'h01010101;
parameter mask_mpcore__ICDIPTR11 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR12 = 32'hF8F01830;
parameter val_mpcore__ICDIPTR12 = 32'h01010101;
parameter mask_mpcore__ICDIPTR12 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR13 = 32'hF8F01834;
parameter val_mpcore__ICDIPTR13 = 32'h01010101;
parameter mask_mpcore__ICDIPTR13 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR14 = 32'hF8F01838;
parameter val_mpcore__ICDIPTR14 = 32'h01010101;
parameter mask_mpcore__ICDIPTR14 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR15 = 32'hF8F0183C;
parameter val_mpcore__ICDIPTR15 = 32'h01010101;
parameter mask_mpcore__ICDIPTR15 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR16 = 32'hF8F01840;
parameter val_mpcore__ICDIPTR16 = 32'h01010101;
parameter mask_mpcore__ICDIPTR16 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR17 = 32'hF8F01844;
parameter val_mpcore__ICDIPTR17 = 32'h01010101;
parameter mask_mpcore__ICDIPTR17 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR18 = 32'hF8F01848;
parameter val_mpcore__ICDIPTR18 = 32'h01010101;
parameter mask_mpcore__ICDIPTR18 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR19 = 32'hF8F0184C;
parameter val_mpcore__ICDIPTR19 = 32'h01010101;
parameter mask_mpcore__ICDIPTR19 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR20 = 32'hF8F01850;
parameter val_mpcore__ICDIPTR20 = 32'h01010101;
parameter mask_mpcore__ICDIPTR20 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR21 = 32'hF8F01854;
parameter val_mpcore__ICDIPTR21 = 32'h01010101;
parameter mask_mpcore__ICDIPTR21 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR22 = 32'hF8F01858;
parameter val_mpcore__ICDIPTR22 = 32'h01010101;
parameter mask_mpcore__ICDIPTR22 = 32'hFFFFFFFF;

parameter mpcore__ICDIPTR23 = 32'hF8F0185C;
parameter val_mpcore__ICDIPTR23 = 32'h01010101;
parameter mask_mpcore__ICDIPTR23 = 32'hFFFFFFFF;

parameter mpcore__ICDICFR0 = 32'hF8F01C00;
parameter val_mpcore__ICDICFR0 = 32'hAAAAAAAA;
parameter mask_mpcore__ICDICFR0 = 32'hFFFFFFFF;

parameter mpcore__ICDICFR1 = 32'hF8F01C04;
parameter val_mpcore__ICDICFR1 = 32'h7DC00000;
parameter mask_mpcore__ICDICFR1 = 32'hFFFFFFFF;

parameter mpcore__ICDICFR2 = 32'hF8F01C08;
parameter val_mpcore__ICDICFR2 = 32'h55555555;
parameter mask_mpcore__ICDICFR2 = 32'hFFFFFFFF;

parameter mpcore__ICDICFR3 = 32'hF8F01C0C;
parameter val_mpcore__ICDICFR3 = 32'h55555555;
parameter mask_mpcore__ICDICFR3 = 32'hFFFFFFFF;

parameter mpcore__ICDICFR4 = 32'hF8F01C10;
parameter val_mpcore__ICDICFR4 = 32'h55555555;
parameter mask_mpcore__ICDICFR4 = 32'hFFFFFFFF;

parameter mpcore__ICDICFR5 = 32'hF8F01C14;
parameter val_mpcore__ICDICFR5 = 32'h55555555;
parameter mask_mpcore__ICDICFR5 = 32'hFFFFFFFF;

parameter mpcore__ppi_status = 32'hF8F01D00;
parameter val_mpcore__ppi_status = 32'h00000000;
parameter mask_mpcore__ppi_status = 32'hFFFFFFFF;

parameter mpcore__spi_status_0 = 32'hF8F01D04;
parameter val_mpcore__spi_status_0 = 32'h00000000;
parameter mask_mpcore__spi_status_0 = 32'hFFFFFFFF;

parameter mpcore__spi_status_1 = 32'hF8F01D08;
parameter val_mpcore__spi_status_1 = 32'h00000000;
parameter mask_mpcore__spi_status_1 = 32'hFFFFFFFF;

parameter mpcore__ICDSGIR = 32'hF8F01F00;
parameter val_mpcore__ICDSGIR = 32'h00000000;
parameter mask_mpcore__ICDSGIR = 32'hFFFFFFFF;

parameter mpcore__ICPIDR4 = 32'hF8F01FD0;
parameter val_mpcore__ICPIDR4 = 32'h00000004;
parameter mask_mpcore__ICPIDR4 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR5 = 32'hF8F01FD4;
parameter val_mpcore__ICPIDR5 = 32'h00000000;
parameter mask_mpcore__ICPIDR5 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR6 = 32'hF8F01FD8;
parameter val_mpcore__ICPIDR6 = 32'h00000000;
parameter mask_mpcore__ICPIDR6 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR7 = 32'hF8F01FDC;
parameter val_mpcore__ICPIDR7 = 32'h00000000;
parameter mask_mpcore__ICPIDR7 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR0 = 32'hF8F01FE0;
parameter val_mpcore__ICPIDR0 = 32'h00000090;
parameter mask_mpcore__ICPIDR0 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR1 = 32'hF8F01FE4;
parameter val_mpcore__ICPIDR1 = 32'h000000B3;
parameter mask_mpcore__ICPIDR1 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR2 = 32'hF8F01FE8;
parameter val_mpcore__ICPIDR2 = 32'h0000001B;
parameter mask_mpcore__ICPIDR2 = 32'hFFFFFFFF;

parameter mpcore__ICPIDR3 = 32'hF8F01FEC;
parameter val_mpcore__ICPIDR3 = 32'h00000000;
parameter mask_mpcore__ICPIDR3 = 32'hFFFFFFFF;

parameter mpcore__ICCIDR0 = 32'hF8F01FF0;
parameter val_mpcore__ICCIDR0 = 32'h0000000D;
parameter mask_mpcore__ICCIDR0 = 32'hFFFFFFFF;

parameter mpcore__ICCIDR1 = 32'hF8F01FF4;
parameter val_mpcore__ICCIDR1 = 32'h000000F0;
parameter mask_mpcore__ICCIDR1 = 32'hFFFFFFFF;

parameter mpcore__ICCIDR2 = 32'hF8F01FF8;
parameter val_mpcore__ICCIDR2 = 32'h00000005;
parameter mask_mpcore__ICCIDR2 = 32'hFFFFFFFF;

parameter mpcore__ICCIDR3 = 32'hF8F01FFC;
parameter val_mpcore__ICCIDR3 = 32'h000000B1;
parameter mask_mpcore__ICCIDR3 = 32'hFFFFFFFF;


// ************************************************************
//   Module ocm ocm
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter ocm__OCM_PARITY_CTRL = 32'hF800C000;
parameter val_ocm__OCM_PARITY_CTRL = 32'h00000000;
parameter mask_ocm__OCM_PARITY_CTRL = 32'hFFFFFFFF;

parameter ocm__OCM_PARITY_ERRADDRESS = 32'hF800C004;
parameter val_ocm__OCM_PARITY_ERRADDRESS = 32'h00000000;
parameter mask_ocm__OCM_PARITY_ERRADDRESS = 32'hFFFFFFFF;

parameter ocm__OCM_IRQ_STS = 32'hF800C008;
parameter val_ocm__OCM_IRQ_STS = 32'h00000000;
parameter mask_ocm__OCM_IRQ_STS = 32'hFFFFFFFF;

parameter ocm__OCM_CONTROL = 32'hF800C00C;
parameter val_ocm__OCM_CONTROL = 32'h00000000;
parameter mask_ocm__OCM_CONTROL = 32'hFFFFFFFF;


// ************************************************************
//   Module qspi qspi
//   doc version: 0.8, based on 11/01/10 Linear Quad-SPI Controller
//   Design Specification document
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter qspi__Config_reg = 32'hE000D000;
parameter val_qspi__Config_reg = 32'h80000000;
parameter mask_qspi__Config_reg = 32'hFFFDFFFF;

parameter qspi__Intr_status_REG = 32'hE000D004;
parameter val_qspi__Intr_status_REG = 32'h00000004;
parameter mask_qspi__Intr_status_REG = 32'hFFFFFFFF;

parameter qspi__Intrpt_en_REG = 32'hE000D008;
parameter val_qspi__Intrpt_en_REG = 32'h00000000;
parameter mask_qspi__Intrpt_en_REG = 32'hFFFFFFFF;

parameter qspi__Intrpt_dis_REG = 32'hE000D00C;
parameter val_qspi__Intrpt_dis_REG = 32'h00000000;
parameter mask_qspi__Intrpt_dis_REG = 32'hFFFFFFFF;

parameter qspi__Intrpt_mask_REG = 32'hE000D010;
parameter val_qspi__Intrpt_mask_REG = 32'h00000000;
parameter mask_qspi__Intrpt_mask_REG = 32'hFFFFFFFF;

parameter qspi__En_REG = 32'hE000D014;
parameter val_qspi__En_REG = 32'h00000000;
parameter mask_qspi__En_REG = 32'hFFFFFFFF;

parameter qspi__Delay_REG = 32'hE000D018;
parameter val_qspi__Delay_REG = 32'h00000000;
parameter mask_qspi__Delay_REG = 32'hFFFFFFFF;

parameter qspi__TXD0 = 32'hE000D01C;
parameter val_qspi__TXD0 = 32'h00000000;
parameter mask_qspi__TXD0 = 32'hFFFFFFFF;

parameter qspi__Rx_data_REG = 32'hE000D020;
parameter val_qspi__Rx_data_REG = 32'h00000000;
parameter mask_qspi__Rx_data_REG = 32'hFFFFFFFF;

parameter qspi__Slave_Idle_count_REG = 32'hE000D024;
parameter val_qspi__Slave_Idle_count_REG = 32'h000000FF;
parameter mask_qspi__Slave_Idle_count_REG = 32'hFFFFFFFF;

parameter qspi__TX_thres_REG = 32'hE000D028;
parameter val_qspi__TX_thres_REG = 32'h00000001;
parameter mask_qspi__TX_thres_REG = 32'hFFFFFFFF;

parameter qspi__RX_thres_REG = 32'hE000D02C;
parameter val_qspi__RX_thres_REG = 32'h00000001;
parameter mask_qspi__RX_thres_REG = 32'hFFFFFFFF;

parameter qspi__GPIO = 32'hE000D030;
parameter val_qspi__GPIO = 32'h00000001;
parameter mask_qspi__GPIO = 32'hFFFFFFFF;

parameter qspi__LPBK_DLY_ADJ = 32'hE000D038;
parameter val_qspi__LPBK_DLY_ADJ = 32'h00000033;
parameter mask_qspi__LPBK_DLY_ADJ = 32'hFFFFFFFF;

parameter qspi__TXD1 = 32'hE000D080;
parameter val_qspi__TXD1 = 32'h00000000;
parameter mask_qspi__TXD1 = 32'hFFFFFFFF;

parameter qspi__TXD2 = 32'hE000D084;
parameter val_qspi__TXD2 = 32'h00000000;
parameter mask_qspi__TXD2 = 32'hFFFFFFFF;

parameter qspi__TXD3 = 32'hE000D088;
parameter val_qspi__TXD3 = 32'h00000000;
parameter mask_qspi__TXD3 = 32'hFFFFFFFF;

parameter qspi__LQSPI_CFG = 32'hE000D0A0;
parameter val_qspi__LQSPI_CFG = 32'h03A002EB;
parameter mask_qspi__LQSPI_CFG = 32'hFBFF07FF;

parameter qspi__LQSPI_STS = 32'hE000D0A4;
parameter val_qspi__LQSPI_STS = 32'h00000000;
parameter mask_qspi__LQSPI_STS = 32'h000001FF;

parameter qspi__MOD_ID = 32'hE000D0FC;
parameter val_qspi__MOD_ID = 32'h01090101;
parameter mask_qspi__MOD_ID = 32'hFFFFFFFF;


// ************************************************************
//   Module sd0 sdio
//   doc version: 4.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter sd0__SDMA_system_address_register = 32'hE0100000;
parameter val_sd0__SDMA_system_address_register = 32'h00000000;
parameter mask_sd0__SDMA_system_address_register = 32'hFFFFFFFF;

parameter sd0__Block_Size_Block_Count = 32'hE0100004;
parameter val_sd0__Block_Size_Block_Count = 32'h00000000;
parameter mask_sd0__Block_Size_Block_Count = 32'hFFFFFFFF;

parameter sd0__Argument = 32'hE0100008;
parameter val_sd0__Argument = 32'h00000000;
parameter mask_sd0__Argument = 32'hFFFFFFFF;

parameter sd0__Transfer_Mode_Command = 32'hE010000C;
parameter val_sd0__Transfer_Mode_Command = 32'h00000000;
parameter mask_sd0__Transfer_Mode_Command = 32'h1FFFFFFF;

parameter sd0__Response0 = 32'hE0100010;
parameter val_sd0__Response0 = 32'h00000000;
parameter mask_sd0__Response0 = 32'hFFFFFFFF;

parameter sd0__Response1 = 32'hE0100014;
parameter val_sd0__Response1 = 32'h00000000;
parameter mask_sd0__Response1 = 32'hFFFFFFFF;

parameter sd0__Response2 = 32'hE0100018;
parameter val_sd0__Response2 = 32'h00000000;
parameter mask_sd0__Response2 = 32'hFFFFFFFF;

parameter sd0__Response3 = 32'hE010001C;
parameter val_sd0__Response3 = 32'h00000000;
parameter mask_sd0__Response3 = 32'hFFFFFFFF;

parameter sd0__Buffer_Data_Port = 32'hE0100020;
parameter val_sd0__Buffer_Data_Port = 32'h00000000;
parameter mask_sd0__Buffer_Data_Port = 32'hFFFFFFFF;

parameter sd0__Present_State = 32'hE0100024;
parameter val_sd0__Present_State = 32'h01F20000;
parameter mask_sd0__Present_State = 32'h01FFFFFF;

parameter sd0__Host_control_Power_control_Block_Gap_Control_Wakeup_control = 32'hE0100028;
parameter val_sd0__Host_control_Power_control_Block_Gap_Control_Wakeup_control = 32'h00000000;
parameter mask_sd0__Host_control_Power_control_Block_Gap_Control_Wakeup_control = 32'hFFFFFFFF;

parameter sd0__Clock_Control_Timeout_control_Software_reset = 32'hE010002C;
parameter val_sd0__Clock_Control_Timeout_control_Software_reset = 32'h00000000;
parameter mask_sd0__Clock_Control_Timeout_control_Software_reset = 32'h07FFFFFF;

parameter sd0__Normal_interrupt_status_Error_interrupt_status = 32'hE0100030;
parameter val_sd0__Normal_interrupt_status_Error_interrupt_status = 32'h00000000;
parameter mask_sd0__Normal_interrupt_status_Error_interrupt_status = 32'h3FFFFFFF;

parameter sd0__Normal_interrupt_status_enable_Error_interrupt_status_enable = 32'hE0100034;
parameter val_sd0__Normal_interrupt_status_enable_Error_interrupt_status_enable = 32'h00000000;
parameter mask_sd0__Normal_interrupt_status_enable_Error_interrupt_status_enable = 32'h3FFFFFFF;

parameter sd0__Normal_interrupt_signal_enable_Error_interrupt_signal_enable = 32'hE0100038;
parameter val_sd0__Normal_interrupt_signal_enable_Error_interrupt_signal_enable = 32'h00000000;
parameter mask_sd0__Normal_interrupt_signal_enable_Error_interrupt_signal_enable = 32'h3FFFFFFF;

parameter sd0__Auto_CMD12_error_status = 32'hE010003C;
parameter val_sd0__Auto_CMD12_error_status = 32'h00000000;
parameter mask_sd0__Auto_CMD12_error_status = 32'h000000FF;

parameter sd0__Capabilities = 32'hE0100040;
parameter val_sd0__Capabilities = 32'h69EC0080;
parameter mask_sd0__Capabilities = 32'h7FFFFFFF;

parameter sd0__Maximum_current_capabilities = 32'hE0100048;
parameter val_sd0__Maximum_current_capabilities = 32'h00000001;
parameter mask_sd0__Maximum_current_capabilities = 32'h00FFFFFF;

parameter sd0__Force_event_for_AutoCmd12_Error_Status_Force_event_register_for_error_interrupt_status = 32'hE0100050;
parameter val_sd0__Force_event_for_AutoCmd12_Error_Status_Force_event_register_for_error_interrupt_status = 32'h00000000;
parameter mask_sd0__Force_event_for_AutoCmd12_Error_Status_Force_event_register_for_error_interrupt_status = 32'hFFFFFFFF;

parameter sd0__ADMA_error_status = 32'hE0100054;
parameter val_sd0__ADMA_error_status = 32'h00000000;
parameter mask_sd0__ADMA_error_status = 32'h00000007;

parameter sd0__ADMA_system_address = 32'hE0100058;
parameter val_sd0__ADMA_system_address = 32'h00000000;
parameter mask_sd0__ADMA_system_address = 32'hFFFFFFFF;

parameter sd0__Boot_Timeout_control = 32'hE0100060;
parameter val_sd0__Boot_Timeout_control = 32'h00000000;
parameter mask_sd0__Boot_Timeout_control = 32'hFFFFFFFF;

parameter sd0__Debug_Selection = 32'hE0100064;
parameter val_sd0__Debug_Selection = 32'h00000000;
parameter mask_sd0__Debug_Selection = 32'h00000001;

parameter sd0__SPI_interrupt_support = 32'hE01000F0;
parameter val_sd0__SPI_interrupt_support = 32'h00000000;
parameter mask_sd0__SPI_interrupt_support = 32'h000000FF;

parameter sd0__Slot_interrupt_status_Host_controller_version = 32'hE01000FC;
parameter val_sd0__Slot_interrupt_status_Host_controller_version = 32'h89010000;
parameter mask_sd0__Slot_interrupt_status_Host_controller_version = 32'hFFFFFFFF;


// ************************************************************
//   Module sd1 sdio
//   doc version: 4.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter sd1__SDMA_system_address_register = 32'hE0101000;
parameter val_sd1__SDMA_system_address_register = 32'h00000000;
parameter mask_sd1__SDMA_system_address_register = 32'hFFFFFFFF;

parameter sd1__Block_Size_Block_Count = 32'hE0101004;
parameter val_sd1__Block_Size_Block_Count = 32'h00000000;
parameter mask_sd1__Block_Size_Block_Count = 32'hFFFFFFFF;

parameter sd1__Argument = 32'hE0101008;
parameter val_sd1__Argument = 32'h00000000;
parameter mask_sd1__Argument = 32'hFFFFFFFF;

parameter sd1__Transfer_Mode_Command = 32'hE010100C;
parameter val_sd1__Transfer_Mode_Command = 32'h00000000;
parameter mask_sd1__Transfer_Mode_Command = 32'h1FFFFFFF;

parameter sd1__Response0 = 32'hE0101010;
parameter val_sd1__Response0 = 32'h00000000;
parameter mask_sd1__Response0 = 32'hFFFFFFFF;

parameter sd1__Response1 = 32'hE0101014;
parameter val_sd1__Response1 = 32'h00000000;
parameter mask_sd1__Response1 = 32'hFFFFFFFF;

parameter sd1__Response2 = 32'hE0101018;
parameter val_sd1__Response2 = 32'h00000000;
parameter mask_sd1__Response2 = 32'hFFFFFFFF;

parameter sd1__Response3 = 32'hE010101C;
parameter val_sd1__Response3 = 32'h00000000;
parameter mask_sd1__Response3 = 32'hFFFFFFFF;

parameter sd1__Buffer_Data_Port = 32'hE0101020;
parameter val_sd1__Buffer_Data_Port = 32'h00000000;
parameter mask_sd1__Buffer_Data_Port = 32'hFFFFFFFF;

parameter sd1__Present_State = 32'hE0101024;
parameter val_sd1__Present_State = 32'h01F20000;
parameter mask_sd1__Present_State = 32'h01FFFFFF;

parameter sd1__Host_control_Power_control_Block_Gap_Control_Wakeup_control = 32'hE0101028;
parameter val_sd1__Host_control_Power_control_Block_Gap_Control_Wakeup_control = 32'h00000000;
parameter mask_sd1__Host_control_Power_control_Block_Gap_Control_Wakeup_control = 32'hFFFFFFFF;

parameter sd1__Clock_Control_Timeout_control_Software_reset = 32'hE010102C;
parameter val_sd1__Clock_Control_Timeout_control_Software_reset = 32'h00000000;
parameter mask_sd1__Clock_Control_Timeout_control_Software_reset = 32'h07FFFFFF;

parameter sd1__Normal_interrupt_status_Error_interrupt_status = 32'hE0101030;
parameter val_sd1__Normal_interrupt_status_Error_interrupt_status = 32'h00000000;
parameter mask_sd1__Normal_interrupt_status_Error_interrupt_status = 32'h3FFFFFFF;

parameter sd1__Normal_interrupt_status_enable_Error_interrupt_status_enable = 32'hE0101034;
parameter val_sd1__Normal_interrupt_status_enable_Error_interrupt_status_enable = 32'h00000000;
parameter mask_sd1__Normal_interrupt_status_enable_Error_interrupt_status_enable = 32'h3FFFFFFF;

parameter sd1__Normal_interrupt_signal_enable_Error_interrupt_signal_enable = 32'hE0101038;
parameter val_sd1__Normal_interrupt_signal_enable_Error_interrupt_signal_enable = 32'h00000000;
parameter mask_sd1__Normal_interrupt_signal_enable_Error_interrupt_signal_enable = 32'h3FFFFFFF;

parameter sd1__Auto_CMD12_error_status = 32'hE010103C;
parameter val_sd1__Auto_CMD12_error_status = 32'h00000000;
parameter mask_sd1__Auto_CMD12_error_status = 32'h000000FF;

parameter sd1__Capabilities = 32'hE0101040;
parameter val_sd1__Capabilities = 32'h69EC0080;
parameter mask_sd1__Capabilities = 32'h7FFFFFFF;

parameter sd1__Maximum_current_capabilities = 32'hE0101048;
parameter val_sd1__Maximum_current_capabilities = 32'h00000001;
parameter mask_sd1__Maximum_current_capabilities = 32'h00FFFFFF;

parameter sd1__Force_event_for_AutoCmd12_Error_Status_Force_event_register_for_error_interrupt_status = 32'hE0101050;
parameter val_sd1__Force_event_for_AutoCmd12_Error_Status_Force_event_register_for_error_interrupt_status = 32'h00000000;
parameter mask_sd1__Force_event_for_AutoCmd12_Error_Status_Force_event_register_for_error_interrupt_status = 32'hFFFFFFFF;

parameter sd1__ADMA_error_status = 32'hE0101054;
parameter val_sd1__ADMA_error_status = 32'h00000000;
parameter mask_sd1__ADMA_error_status = 32'h00000007;

parameter sd1__ADMA_system_address = 32'hE0101058;
parameter val_sd1__ADMA_system_address = 32'h00000000;
parameter mask_sd1__ADMA_system_address = 32'hFFFFFFFF;

parameter sd1__Boot_Timeout_control = 32'hE0101060;
parameter val_sd1__Boot_Timeout_control = 32'h00000000;
parameter mask_sd1__Boot_Timeout_control = 32'hFFFFFFFF;

parameter sd1__Debug_Selection = 32'hE0101064;
parameter val_sd1__Debug_Selection = 32'h00000000;
parameter mask_sd1__Debug_Selection = 32'h00000001;

parameter sd1__SPI_interrupt_support = 32'hE01010F0;
parameter val_sd1__SPI_interrupt_support = 32'h00000000;
parameter mask_sd1__SPI_interrupt_support = 32'h000000FF;

parameter sd1__Slot_interrupt_status_Host_controller_version = 32'hE01010FC;
parameter val_sd1__Slot_interrupt_status_Host_controller_version = 32'h89010000;
parameter mask_sd1__Slot_interrupt_status_Host_controller_version = 32'hFFFFFFFF;


// ************************************************************
//   Module slcr slcr
//   doc version: 1.3, based on 11/18/2010 SLCR_spec.doc
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter slcr__SCL = 32'hF8000000;
parameter val_slcr__SCL = 32'h00000000;
parameter mask_slcr__SCL = 32'hFFFFFFFF;

parameter slcr__SLCR_LOCK = 32'hF8000004;
parameter val_slcr__SLCR_LOCK = 32'h00000000;
parameter mask_slcr__SLCR_LOCK = 32'hFFFFFFFF;

parameter slcr__SLCR_UNLOCK = 32'hF8000008;
parameter val_slcr__SLCR_UNLOCK = 32'h00000000;
parameter mask_slcr__SLCR_UNLOCK = 32'hFFFFFFFF;

parameter slcr__SLCR_LOCKSTA = 32'hF800000C;
parameter val_slcr__SLCR_LOCKSTA = 32'h00000001;
parameter mask_slcr__SLCR_LOCKSTA = 32'hFFFFFFFF;

parameter slcr__ARM_PLL_CTRL = 32'hF8000100;
parameter val_slcr__ARM_PLL_CTRL = 32'h0001A008;
parameter mask_slcr__ARM_PLL_CTRL = 32'hFFFFFFFF;

parameter slcr__DDR_PLL_CTRL = 32'hF8000104;
parameter val_slcr__DDR_PLL_CTRL = 32'h0001A008;
parameter mask_slcr__DDR_PLL_CTRL = 32'hFFFFFFFF;

parameter slcr__IO_PLL_CTRL = 32'hF8000108;
parameter val_slcr__IO_PLL_CTRL = 32'h0001A008;
parameter mask_slcr__IO_PLL_CTRL = 32'hFFFFFFFF;

parameter slcr__PLL_STATUS = 32'hF800010C;
parameter val_slcr__PLL_STATUS = 32'h0000003F;
parameter mask_slcr__PLL_STATUS = 32'hFFFFFFFF;

parameter slcr__ARM_PLL_CFG = 32'hF8000110;
parameter val_slcr__ARM_PLL_CFG = 32'h00177EA0;
parameter mask_slcr__ARM_PLL_CFG = 32'hFFFFFFFF;

parameter slcr__DDR_PLL_CFG = 32'hF8000114;
parameter val_slcr__DDR_PLL_CFG = 32'h00177EA0;
parameter mask_slcr__DDR_PLL_CFG = 32'hFFFFFFFF;

parameter slcr__IO_PLL_CFG = 32'hF8000118;
parameter val_slcr__IO_PLL_CFG = 32'h00177EA0;
parameter mask_slcr__IO_PLL_CFG = 32'hFFFFFFFF;

parameter slcr__PLL_BG_CTRL = 32'hF800011C;
parameter val_slcr__PLL_BG_CTRL = 32'h00000000;
parameter mask_slcr__PLL_BG_CTRL = 32'hFFFFFFFF;

parameter slcr__ARM_CLK_CTRL = 32'hF8000120;
parameter val_slcr__ARM_CLK_CTRL = 32'h1F000400;
parameter mask_slcr__ARM_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__DDR_CLK_CTRL = 32'hF8000124;
parameter val_slcr__DDR_CLK_CTRL = 32'h18400003;
parameter mask_slcr__DDR_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__DCI_CLK_CTRL = 32'hF8000128;
parameter val_slcr__DCI_CLK_CTRL = 32'h01E03201;
parameter mask_slcr__DCI_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__APER_CLK_CTRL = 32'hF800012C;
parameter val_slcr__APER_CLK_CTRL = 32'h01FFCCCD;
parameter mask_slcr__APER_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__USB0_CLK_CTRL = 32'hF8000130;
parameter val_slcr__USB0_CLK_CTRL = 32'h00101941;
parameter mask_slcr__USB0_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__USB1_CLK_CTRL = 32'hF8000134;
parameter val_slcr__USB1_CLK_CTRL = 32'h00101941;
parameter mask_slcr__USB1_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__GEM0_RCLK_CTRL = 32'hF8000138;
parameter val_slcr__GEM0_RCLK_CTRL = 32'h00000001;
parameter mask_slcr__GEM0_RCLK_CTRL = 32'hFFFFFFFF;

parameter slcr__GEM1_RCLK_CTRL = 32'hF800013C;
parameter val_slcr__GEM1_RCLK_CTRL = 32'h00000001;
parameter mask_slcr__GEM1_RCLK_CTRL = 32'hFFFFFFFF;

parameter slcr__GEM0_CLK_CTRL = 32'hF8000140;
parameter val_slcr__GEM0_CLK_CTRL = 32'h00003C01;
parameter mask_slcr__GEM0_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__GEM1_CLK_CTRL = 32'hF8000144;
parameter val_slcr__GEM1_CLK_CTRL = 32'h00003C01;
parameter mask_slcr__GEM1_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__SMC_CLK_CTRL = 32'hF8000148;
parameter val_slcr__SMC_CLK_CTRL = 32'h00003C21;
parameter mask_slcr__SMC_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__LQSPI_CLK_CTRL = 32'hF800014C;
parameter val_slcr__LQSPI_CLK_CTRL = 32'h00002821;
parameter mask_slcr__LQSPI_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__SDIO_CLK_CTRL = 32'hF8000150;
parameter val_slcr__SDIO_CLK_CTRL = 32'h00001E03;
parameter mask_slcr__SDIO_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__UART_CLK_CTRL = 32'hF8000154;
parameter val_slcr__UART_CLK_CTRL = 32'h00003F03;
parameter mask_slcr__UART_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__SPI_CLK_CTRL = 32'hF8000158;
parameter val_slcr__SPI_CLK_CTRL = 32'h00003F03;
parameter mask_slcr__SPI_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__CAN_CLK_CTRL = 32'hF800015C;
parameter val_slcr__CAN_CLK_CTRL = 32'h00501903;
parameter mask_slcr__CAN_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__CAN_MIOCLK_CTRL = 32'hF8000160;
parameter val_slcr__CAN_MIOCLK_CTRL = 32'h00000000;
parameter mask_slcr__CAN_MIOCLK_CTRL = 32'hFFFFFFFF;

parameter slcr__DBG_CLK_CTRL = 32'hF8000164;
parameter val_slcr__DBG_CLK_CTRL = 32'h00000F03;
parameter mask_slcr__DBG_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__PCAP_CLK_CTRL = 32'hF8000168;
parameter val_slcr__PCAP_CLK_CTRL = 32'h00000F01;
parameter mask_slcr__PCAP_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__TOPSW_CLK_CTRL = 32'hF800016C;
parameter val_slcr__TOPSW_CLK_CTRL = 32'h00000000;
parameter mask_slcr__TOPSW_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA0_CLK_CTRL = 32'hF8000170;
parameter val_slcr__FPGA0_CLK_CTRL = 32'h00101800;
parameter mask_slcr__FPGA0_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA0_THR_CTRL = 32'hF8000174;
parameter val_slcr__FPGA0_THR_CTRL = 32'h00000000;
parameter mask_slcr__FPGA0_THR_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA0_THR_CNT = 32'hF8000178;
parameter val_slcr__FPGA0_THR_CNT = 32'h00000000;
parameter mask_slcr__FPGA0_THR_CNT = 32'hFFFFFFFF;

parameter slcr__FPGA0_THR_STA = 32'hF800017C;
parameter val_slcr__FPGA0_THR_STA = 32'h00010000;
parameter mask_slcr__FPGA0_THR_STA = 32'hFFFFFFFF;

parameter slcr__FPGA1_CLK_CTRL = 32'hF8000180;
parameter val_slcr__FPGA1_CLK_CTRL = 32'h00101800;
parameter mask_slcr__FPGA1_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA1_THR_CTRL = 32'hF8000184;
parameter val_slcr__FPGA1_THR_CTRL = 32'h00000000;
parameter mask_slcr__FPGA1_THR_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA1_THR_CNT = 32'hF8000188;
parameter val_slcr__FPGA1_THR_CNT = 32'h00000000;
parameter mask_slcr__FPGA1_THR_CNT = 32'hFFFFFFFF;

parameter slcr__FPGA1_THR_STA = 32'hF800018C;
parameter val_slcr__FPGA1_THR_STA = 32'h00010000;
parameter mask_slcr__FPGA1_THR_STA = 32'hFFFFFFFF;

parameter slcr__FPGA2_CLK_CTRL = 32'hF8000190;
parameter val_slcr__FPGA2_CLK_CTRL = 32'h00101800;
parameter mask_slcr__FPGA2_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA2_THR_CTRL = 32'hF8000194;
parameter val_slcr__FPGA2_THR_CTRL = 32'h00000000;
parameter mask_slcr__FPGA2_THR_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA2_THR_CNT = 32'hF8000198;
parameter val_slcr__FPGA2_THR_CNT = 32'h00000000;
parameter mask_slcr__FPGA2_THR_CNT = 32'hFFFFFFFF;

parameter slcr__FPGA2_THR_STA = 32'hF800019C;
parameter val_slcr__FPGA2_THR_STA = 32'h00010000;
parameter mask_slcr__FPGA2_THR_STA = 32'hFFFFFFFF;

parameter slcr__FPGA3_CLK_CTRL = 32'hF80001A0;
parameter val_slcr__FPGA3_CLK_CTRL = 32'h00101800;
parameter mask_slcr__FPGA3_CLK_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA3_THR_CTRL = 32'hF80001A4;
parameter val_slcr__FPGA3_THR_CTRL = 32'h00000000;
parameter mask_slcr__FPGA3_THR_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA3_THR_CNT = 32'hF80001A8;
parameter val_slcr__FPGA3_THR_CNT = 32'h00000000;
parameter mask_slcr__FPGA3_THR_CNT = 32'hFFFFFFFF;

parameter slcr__FPGA3_THR_STA = 32'hF80001AC;
parameter val_slcr__FPGA3_THR_STA = 32'h00010000;
parameter mask_slcr__FPGA3_THR_STA = 32'hFFFFFFFF;

parameter slcr__SRST_UART_CTRL = 32'hF80001B0;
parameter val_slcr__SRST_UART_CTRL = 32'h00000000;
parameter mask_slcr__SRST_UART_CTRL = 32'hFFFFFFFF;

parameter slcr__BANDGAP_TRIM = 32'hF80001B8;
parameter val_slcr__BANDGAP_TRIM = 32'h0000001F;
parameter mask_slcr__BANDGAP_TRIM = 32'hFFFFFFFF;

parameter slcr__CC_TEST = 32'hF80001BC;
parameter val_slcr__CC_TEST = 32'h00000000;
parameter mask_slcr__CC_TEST = 32'hFFFFFFFF;

parameter slcr__PLL_PREDIVISOR = 32'hF80001C0;
parameter val_slcr__PLL_PREDIVISOR = 32'h00000001;
parameter mask_slcr__PLL_PREDIVISOR = 32'hFFFFFFFF;

parameter slcr__CLK_621_TRUE = 32'hF80001C4;
parameter val_slcr__CLK_621_TRUE = 32'h00000001;
parameter mask_slcr__CLK_621_TRUE = 32'hFFFFFFC1;

parameter slcr__PICTURE_DBG = 32'hF80001D0;
parameter val_slcr__PICTURE_DBG = 32'h00000000;
parameter mask_slcr__PICTURE_DBG = 32'hFFFFFFFF;

parameter slcr__PICTURE_DBG_UCNT = 32'hF80001D4;
parameter val_slcr__PICTURE_DBG_UCNT = 32'h00000000;
parameter mask_slcr__PICTURE_DBG_UCNT = 32'hFFFFFFFF;

parameter slcr__PICTURE_DBG_LCNT = 32'hF80001D8;
parameter val_slcr__PICTURE_DBG_LCNT = 32'h00000000;
parameter mask_slcr__PICTURE_DBG_LCNT = 32'hFFFFFFFF;

parameter slcr__PSS_RST_CTRL = 32'hF8000200;
parameter val_slcr__PSS_RST_CTRL = 32'h00000000;
parameter mask_slcr__PSS_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__DDR_RST_CTRL = 32'hF8000204;
parameter val_slcr__DDR_RST_CTRL = 32'h00000000;
parameter mask_slcr__DDR_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__TOPSW_RST_CTRL = 32'hF8000208;
parameter val_slcr__TOPSW_RST_CTRL = 32'h00000000;
parameter mask_slcr__TOPSW_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__DMAC_RST_CTRL = 32'hF800020C;
parameter val_slcr__DMAC_RST_CTRL = 32'h00000000;
parameter mask_slcr__DMAC_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__USB_RST_CTRL = 32'hF8000210;
parameter val_slcr__USB_RST_CTRL = 32'h00000000;
parameter mask_slcr__USB_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__GEM_RST_CTRL = 32'hF8000214;
parameter val_slcr__GEM_RST_CTRL = 32'h00000000;
parameter mask_slcr__GEM_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__SDIO_RST_CTRL = 32'hF8000218;
parameter val_slcr__SDIO_RST_CTRL = 32'h00000000;
parameter mask_slcr__SDIO_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__SPI_RST_CTRL = 32'hF800021C;
parameter val_slcr__SPI_RST_CTRL = 32'h00000000;
parameter mask_slcr__SPI_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__CAN_RST_CTRL = 32'hF8000220;
parameter val_slcr__CAN_RST_CTRL = 32'h00000000;
parameter mask_slcr__CAN_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__I2C_RST_CTRL = 32'hF8000224;
parameter val_slcr__I2C_RST_CTRL = 32'h00000000;
parameter mask_slcr__I2C_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__UART_RST_CTRL = 32'hF8000228;
parameter val_slcr__UART_RST_CTRL = 32'h00000000;
parameter mask_slcr__UART_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__GPIO_RST_CTRL = 32'hF800022C;
parameter val_slcr__GPIO_RST_CTRL = 32'h00000000;
parameter mask_slcr__GPIO_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__LQSPI_RST_CTRL = 32'hF8000230;
parameter val_slcr__LQSPI_RST_CTRL = 32'h00000000;
parameter mask_slcr__LQSPI_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__SMC_RST_CTRL = 32'hF8000234;
parameter val_slcr__SMC_RST_CTRL = 32'h00000000;
parameter mask_slcr__SMC_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__OCM_RST_CTRL = 32'hF8000238;
parameter val_slcr__OCM_RST_CTRL = 32'h00000000;
parameter mask_slcr__OCM_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__DEVCI_RST_CTRL = 32'hF800023C;
parameter val_slcr__DEVCI_RST_CTRL = 32'h00000000;
parameter mask_slcr__DEVCI_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__FPGA_RST_CTRL = 32'hF8000240;
parameter val_slcr__FPGA_RST_CTRL = 32'h01F33F0F;
parameter mask_slcr__FPGA_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__A9_CPU_RST_CTRL = 32'hF8000244;
parameter val_slcr__A9_CPU_RST_CTRL = 32'h00000000;
parameter mask_slcr__A9_CPU_RST_CTRL = 32'hFFFFFFFF;

parameter slcr__RS_AWDT_CTRL = 32'hF800024C;
parameter val_slcr__RS_AWDT_CTRL = 32'h00000000;
parameter mask_slcr__RS_AWDT_CTRL = 32'hFFFFFFFF;

parameter slcr__RST_REASON = 32'hF8000250;
parameter val_slcr__RST_REASON = 32'h00000040;
parameter mask_slcr__RST_REASON = 32'hFFFFFFFF;

parameter slcr__RST_REASON_CLR = 32'hF8000254;
parameter val_slcr__RST_REASON_CLR = 32'h00000000;
parameter mask_slcr__RST_REASON_CLR = 32'hFFFFFFFF;

parameter slcr__REBOOT_STATUS = 32'hF8000258;
parameter val_slcr__REBOOT_STATUS = 32'h00400000;
parameter mask_slcr__REBOOT_STATUS = 32'hFFFFFFFF;

parameter slcr__BOOT_MODE = 32'hF800025C;
parameter val_slcr__BOOT_MODE = 32'h00000000;
parameter mask_slcr__BOOT_MODE = 32'hFFFFFFF0;

parameter slcr__APU_CTRL = 32'hF8000300;
parameter val_slcr__APU_CTRL = 32'h00000000;
parameter mask_slcr__APU_CTRL = 32'hFFFFFFFF;

parameter slcr__WDT_CLK_SEL = 32'hF8000304;
parameter val_slcr__WDT_CLK_SEL = 32'h00000000;
parameter mask_slcr__WDT_CLK_SEL = 32'hFFFFFFFF;

parameter slcr__TZ_OCM_RAM0 = 32'hF8000400;
parameter val_slcr__TZ_OCM_RAM0 = 32'h00000000;
parameter mask_slcr__TZ_OCM_RAM0 = 32'hFFFFFFFF;

parameter slcr__TZ_OCM_RAM1 = 32'hF8000404;
parameter val_slcr__TZ_OCM_RAM1 = 32'h00000000;
parameter mask_slcr__TZ_OCM_RAM1 = 32'hFFFFFFFF;

parameter slcr__TZ_OCM_ROM = 32'hF8000408;
parameter val_slcr__TZ_OCM_ROM = 32'h00000000;
parameter mask_slcr__TZ_OCM_ROM = 32'hFFFFFFFF;

parameter slcr__TZ_DDR_RAM = 32'hF8000430;
parameter val_slcr__TZ_DDR_RAM = 32'h00000000;
parameter mask_slcr__TZ_DDR_RAM = 32'h00000001;

parameter slcr__TZ_DMA_NS = 32'hF8000440;
parameter val_slcr__TZ_DMA_NS = 32'h00000000;
parameter mask_slcr__TZ_DMA_NS = 32'hFFFFFFFF;

parameter slcr__TZ_DMA_IRQ_NS = 32'hF8000444;
parameter val_slcr__TZ_DMA_IRQ_NS = 32'h00000000;
parameter mask_slcr__TZ_DMA_IRQ_NS = 32'hFFFFFFFF;

parameter slcr__TZ_DMA_PERIPH_NS = 32'hF8000448;
parameter val_slcr__TZ_DMA_PERIPH_NS = 32'h00000000;
parameter mask_slcr__TZ_DMA_PERIPH_NS = 32'hFFFFFFFF;

parameter slcr__TZ_GEM = 32'hF8000450;
parameter val_slcr__TZ_GEM = 32'h00000000;
parameter mask_slcr__TZ_GEM = 32'hFFFFFFFF;

parameter slcr__TZ_SDIO = 32'hF8000454;
parameter val_slcr__TZ_SDIO = 32'h00000000;
parameter mask_slcr__TZ_SDIO = 32'hFFFFFFFF;

parameter slcr__TZ_USB = 32'hF8000458;
parameter val_slcr__TZ_USB = 32'h00000000;
parameter mask_slcr__TZ_USB = 32'hFFFFFFFF;

parameter slcr__TZ_FPGA_M = 32'hF8000484;
parameter val_slcr__TZ_FPGA_M = 32'h00000000;
parameter mask_slcr__TZ_FPGA_M = 32'hFFFFFFFF;

parameter slcr__TZ_FPGA_AFI = 32'hF8000488;
parameter val_slcr__TZ_FPGA_AFI = 32'h00000000;
parameter mask_slcr__TZ_FPGA_AFI = 32'hFFFFFFFF;

parameter slcr__DBG_CTRL = 32'hF8000500;
parameter val_slcr__DBG_CTRL = 32'h00000000;
parameter mask_slcr__DBG_CTRL = 32'hFFFFFFFF;

parameter slcr__PSS_IDCODE = 32'hF8000530;
parameter val_slcr__PSS_IDCODE = 32'h03720093;
parameter mask_slcr__PSS_IDCODE = 32'h0FFE0FFF;

parameter slcr__DDR_URGENT = 32'hF8000600;
parameter val_slcr__DDR_URGENT = 32'h00000000;
parameter mask_slcr__DDR_URGENT = 32'hFFFFFFFF;

parameter slcr__DDR_CAL_START = 32'hF800060C;
parameter val_slcr__DDR_CAL_START = 32'h00000000;
parameter mask_slcr__DDR_CAL_START = 32'hFFFFFFFF;

parameter slcr__DDR_REF_START = 32'hF8000614;
parameter val_slcr__DDR_REF_START = 32'h00000000;
parameter mask_slcr__DDR_REF_START = 32'hFFFFFFFF;

parameter slcr__DDR_CMD_STA = 32'hF8000618;
parameter val_slcr__DDR_CMD_STA = 32'h00000000;
parameter mask_slcr__DDR_CMD_STA = 32'hFFFFFFFF;

parameter slcr__DDR_URGENT_SEL = 32'hF800061C;
parameter val_slcr__DDR_URGENT_SEL = 32'h00000000;
parameter mask_slcr__DDR_URGENT_SEL = 32'hFFFFFFFF;

parameter slcr__DDR_DFI_STATUS = 32'hF8000620;
parameter val_slcr__DDR_DFI_STATUS = 32'h00000000;
parameter mask_slcr__DDR_DFI_STATUS = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_00 = 32'hF8000700;
parameter val_slcr__MIO_PIN_00 = 32'h00001601;
parameter mask_slcr__MIO_PIN_00 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_01 = 32'hF8000704;
parameter val_slcr__MIO_PIN_01 = 32'h00001601;
parameter mask_slcr__MIO_PIN_01 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_02 = 32'hF8000708;
parameter val_slcr__MIO_PIN_02 = 32'h00000601;
parameter mask_slcr__MIO_PIN_02 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_03 = 32'hF800070C;
parameter val_slcr__MIO_PIN_03 = 32'h00000601;
parameter mask_slcr__MIO_PIN_03 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_04 = 32'hF8000710;
parameter val_slcr__MIO_PIN_04 = 32'h00000601;
parameter mask_slcr__MIO_PIN_04 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_05 = 32'hF8000714;
parameter val_slcr__MIO_PIN_05 = 32'h00000601;
parameter mask_slcr__MIO_PIN_05 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_06 = 32'hF8000718;
parameter val_slcr__MIO_PIN_06 = 32'h00000601;
parameter mask_slcr__MIO_PIN_06 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_07 = 32'hF800071C;
parameter val_slcr__MIO_PIN_07 = 32'h00000601;
parameter mask_slcr__MIO_PIN_07 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_08 = 32'hF8000720;
parameter val_slcr__MIO_PIN_08 = 32'h00000601;
parameter mask_slcr__MIO_PIN_08 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_09 = 32'hF8000724;
parameter val_slcr__MIO_PIN_09 = 32'h00001601;
parameter mask_slcr__MIO_PIN_09 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_10 = 32'hF8000728;
parameter val_slcr__MIO_PIN_10 = 32'h00001601;
parameter mask_slcr__MIO_PIN_10 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_11 = 32'hF800072C;
parameter val_slcr__MIO_PIN_11 = 32'h00001601;
parameter mask_slcr__MIO_PIN_11 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_12 = 32'hF8000730;
parameter val_slcr__MIO_PIN_12 = 32'h00001601;
parameter mask_slcr__MIO_PIN_12 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_13 = 32'hF8000734;
parameter val_slcr__MIO_PIN_13 = 32'h00001601;
parameter mask_slcr__MIO_PIN_13 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_14 = 32'hF8000738;
parameter val_slcr__MIO_PIN_14 = 32'h00001601;
parameter mask_slcr__MIO_PIN_14 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_15 = 32'hF800073C;
parameter val_slcr__MIO_PIN_15 = 32'h00001601;
parameter mask_slcr__MIO_PIN_15 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_16 = 32'hF8000740;
parameter val_slcr__MIO_PIN_16 = 32'h00001601;
parameter mask_slcr__MIO_PIN_16 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_17 = 32'hF8000744;
parameter val_slcr__MIO_PIN_17 = 32'h00001601;
parameter mask_slcr__MIO_PIN_17 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_18 = 32'hF8000748;
parameter val_slcr__MIO_PIN_18 = 32'h00001601;
parameter mask_slcr__MIO_PIN_18 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_19 = 32'hF800074C;
parameter val_slcr__MIO_PIN_19 = 32'h00001601;
parameter mask_slcr__MIO_PIN_19 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_20 = 32'hF8000750;
parameter val_slcr__MIO_PIN_20 = 32'h00001601;
parameter mask_slcr__MIO_PIN_20 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_21 = 32'hF8000754;
parameter val_slcr__MIO_PIN_21 = 32'h00001601;
parameter mask_slcr__MIO_PIN_21 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_22 = 32'hF8000758;
parameter val_slcr__MIO_PIN_22 = 32'h00001601;
parameter mask_slcr__MIO_PIN_22 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_23 = 32'hF800075C;
parameter val_slcr__MIO_PIN_23 = 32'h00001601;
parameter mask_slcr__MIO_PIN_23 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_24 = 32'hF8000760;
parameter val_slcr__MIO_PIN_24 = 32'h00001601;
parameter mask_slcr__MIO_PIN_24 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_25 = 32'hF8000764;
parameter val_slcr__MIO_PIN_25 = 32'h00001601;
parameter mask_slcr__MIO_PIN_25 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_26 = 32'hF8000768;
parameter val_slcr__MIO_PIN_26 = 32'h00001601;
parameter mask_slcr__MIO_PIN_26 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_27 = 32'hF800076C;
parameter val_slcr__MIO_PIN_27 = 32'h00001601;
parameter mask_slcr__MIO_PIN_27 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_28 = 32'hF8000770;
parameter val_slcr__MIO_PIN_28 = 32'h00001601;
parameter mask_slcr__MIO_PIN_28 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_29 = 32'hF8000774;
parameter val_slcr__MIO_PIN_29 = 32'h00001601;
parameter mask_slcr__MIO_PIN_29 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_30 = 32'hF8000778;
parameter val_slcr__MIO_PIN_30 = 32'h00001601;
parameter mask_slcr__MIO_PIN_30 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_31 = 32'hF800077C;
parameter val_slcr__MIO_PIN_31 = 32'h00001601;
parameter mask_slcr__MIO_PIN_31 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_32 = 32'hF8000780;
parameter val_slcr__MIO_PIN_32 = 32'h00001601;
parameter mask_slcr__MIO_PIN_32 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_33 = 32'hF8000784;
parameter val_slcr__MIO_PIN_33 = 32'h00001601;
parameter mask_slcr__MIO_PIN_33 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_34 = 32'hF8000788;
parameter val_slcr__MIO_PIN_34 = 32'h00001601;
parameter mask_slcr__MIO_PIN_34 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_35 = 32'hF800078C;
parameter val_slcr__MIO_PIN_35 = 32'h00001601;
parameter mask_slcr__MIO_PIN_35 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_36 = 32'hF8000790;
parameter val_slcr__MIO_PIN_36 = 32'h00001601;
parameter mask_slcr__MIO_PIN_36 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_37 = 32'hF8000794;
parameter val_slcr__MIO_PIN_37 = 32'h00001601;
parameter mask_slcr__MIO_PIN_37 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_38 = 32'hF8000798;
parameter val_slcr__MIO_PIN_38 = 32'h00001601;
parameter mask_slcr__MIO_PIN_38 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_39 = 32'hF800079C;
parameter val_slcr__MIO_PIN_39 = 32'h00001601;
parameter mask_slcr__MIO_PIN_39 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_40 = 32'hF80007A0;
parameter val_slcr__MIO_PIN_40 = 32'h00001601;
parameter mask_slcr__MIO_PIN_40 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_41 = 32'hF80007A4;
parameter val_slcr__MIO_PIN_41 = 32'h00001601;
parameter mask_slcr__MIO_PIN_41 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_42 = 32'hF80007A8;
parameter val_slcr__MIO_PIN_42 = 32'h00001601;
parameter mask_slcr__MIO_PIN_42 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_43 = 32'hF80007AC;
parameter val_slcr__MIO_PIN_43 = 32'h00001601;
parameter mask_slcr__MIO_PIN_43 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_44 = 32'hF80007B0;
parameter val_slcr__MIO_PIN_44 = 32'h00001601;
parameter mask_slcr__MIO_PIN_44 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_45 = 32'hF80007B4;
parameter val_slcr__MIO_PIN_45 = 32'h00001601;
parameter mask_slcr__MIO_PIN_45 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_46 = 32'hF80007B8;
parameter val_slcr__MIO_PIN_46 = 32'h00001601;
parameter mask_slcr__MIO_PIN_46 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_47 = 32'hF80007BC;
parameter val_slcr__MIO_PIN_47 = 32'h00001601;
parameter mask_slcr__MIO_PIN_47 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_48 = 32'hF80007C0;
parameter val_slcr__MIO_PIN_48 = 32'h00001601;
parameter mask_slcr__MIO_PIN_48 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_49 = 32'hF80007C4;
parameter val_slcr__MIO_PIN_49 = 32'h00001601;
parameter mask_slcr__MIO_PIN_49 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_50 = 32'hF80007C8;
parameter val_slcr__MIO_PIN_50 = 32'h00001601;
parameter mask_slcr__MIO_PIN_50 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_51 = 32'hF80007CC;
parameter val_slcr__MIO_PIN_51 = 32'h00001601;
parameter mask_slcr__MIO_PIN_51 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_52 = 32'hF80007D0;
parameter val_slcr__MIO_PIN_52 = 32'h00001601;
parameter mask_slcr__MIO_PIN_52 = 32'hFFFFFFFF;

parameter slcr__MIO_PIN_53 = 32'hF80007D4;
parameter val_slcr__MIO_PIN_53 = 32'h00001601;
parameter mask_slcr__MIO_PIN_53 = 32'hFFFFFFFF;

parameter slcr__MIO_FMIO_GEM_SEL = 32'hF8000800;
parameter val_slcr__MIO_FMIO_GEM_SEL = 32'h00000000;
parameter mask_slcr__MIO_FMIO_GEM_SEL = 32'hFFFFFFFF;

parameter slcr__MIO_LOOPBACK = 32'hF8000804;
parameter val_slcr__MIO_LOOPBACK = 32'h00000000;
parameter mask_slcr__MIO_LOOPBACK = 32'hFFFFFFFF;

parameter slcr__MIO_MST_TRI0 = 32'hF800080C;
parameter val_slcr__MIO_MST_TRI0 = 32'hFFFFFFFF;
parameter mask_slcr__MIO_MST_TRI0 = 32'hFFFFFFFF;

parameter slcr__MIO_MST_TRI1 = 32'hF8000810;
parameter val_slcr__MIO_MST_TRI1 = 32'h003FFFFF;
parameter mask_slcr__MIO_MST_TRI1 = 32'hFFFFFFFF;

parameter slcr__SD0_WP_CD_SEL = 32'hF8000830;
parameter val_slcr__SD0_WP_CD_SEL = 32'h00000000;
parameter mask_slcr__SD0_WP_CD_SEL = 32'hFFFFFFFF;

parameter slcr__SD1_WP_CD_SEL = 32'hF8000834;
parameter val_slcr__SD1_WP_CD_SEL = 32'h00000000;
parameter mask_slcr__SD1_WP_CD_SEL = 32'hFFFFFFFF;

parameter slcr__LVL_SHFTR_EN = 32'hF8000900;
parameter val_slcr__LVL_SHFTR_EN = 32'h00000000;
parameter mask_slcr__LVL_SHFTR_EN = 32'hFFFFFFFF;

parameter slcr__OCM_CFG = 32'hF8000910;
parameter val_slcr__OCM_CFG = 32'h00000000;
parameter mask_slcr__OCM_CFG = 32'hFFFFFFFF;

parameter slcr__CPU0_RAM0 = 32'hF8000A00;
parameter val_slcr__CPU0_RAM0 = 32'h00020202;
parameter mask_slcr__CPU0_RAM0 = 32'h00FFFFFF;

parameter slcr__CPU0_RAM1 = 32'hF8000A04;
parameter val_slcr__CPU0_RAM1 = 32'h00020202;
parameter mask_slcr__CPU0_RAM1 = 32'h00FFFFFF;

parameter slcr__CPU0_RAM2 = 32'hF8000A08;
parameter val_slcr__CPU0_RAM2 = 32'h02020202;
parameter mask_slcr__CPU0_RAM2 = 32'hFFFFFFFF;

parameter slcr__CPU1_RAM0 = 32'hF8000A0C;
parameter val_slcr__CPU1_RAM0 = 32'h00020202;
parameter mask_slcr__CPU1_RAM0 = 32'h00FFFFFF;

parameter slcr__CPU1_RAM1 = 32'hF8000A10;
parameter val_slcr__CPU1_RAM1 = 32'h00020202;
parameter mask_slcr__CPU1_RAM1 = 32'h00FFFFFF;

parameter slcr__CPU1_RAM2 = 32'hF8000A14;
parameter val_slcr__CPU1_RAM2 = 32'h02020202;
parameter mask_slcr__CPU1_RAM2 = 32'hFFFFFFFF;

parameter slcr__SCU_RAM = 32'hF8000A18;
parameter val_slcr__SCU_RAM = 32'h00000002;
parameter mask_slcr__SCU_RAM = 32'h000000FF;

parameter slcr__L2C_RAM = 32'hF8000A1C;
parameter val_slcr__L2C_RAM = 32'h00020202;
parameter mask_slcr__L2C_RAM = 32'h00FFFFFF;

parameter slcr__IOU_RAM_GEM01 = 32'hF8000A30;
parameter val_slcr__IOU_RAM_GEM01 = 32'h09090909;
parameter mask_slcr__IOU_RAM_GEM01 = 32'hFFFFFFFF;

parameter slcr__IOU_RAM_USB01 = 32'hF8000A34;
parameter val_slcr__IOU_RAM_USB01 = 32'h09090909;
parameter mask_slcr__IOU_RAM_USB01 = 32'hFFFFFFFF;

parameter slcr__IOU_RAM_SDIO0 = 32'hF8000A38;
parameter val_slcr__IOU_RAM_SDIO0 = 32'h09090909;
parameter mask_slcr__IOU_RAM_SDIO0 = 32'hFFFFFFFF;

parameter slcr__IOU_RAM_SDIO1 = 32'hF8000A3C;
parameter val_slcr__IOU_RAM_SDIO1 = 32'h09090909;
parameter mask_slcr__IOU_RAM_SDIO1 = 32'hFFFFFFFF;

parameter slcr__IOU_RAM_CAN0 = 32'hF8000A40;
parameter val_slcr__IOU_RAM_CAN0 = 32'h00090909;
parameter mask_slcr__IOU_RAM_CAN0 = 32'h00FFFFFF;

parameter slcr__IOU_RAM_CAN1 = 32'hF8000A44;
parameter val_slcr__IOU_RAM_CAN1 = 32'h00090909;
parameter mask_slcr__IOU_RAM_CAN1 = 32'h00FFFFFF;

parameter slcr__IOU_RAM_LQSPI = 32'hF8000A48;
parameter val_slcr__IOU_RAM_LQSPI = 32'h00000909;
parameter mask_slcr__IOU_RAM_LQSPI = 32'h0000FFFF;

parameter slcr__DMAC_RAM = 32'hF8000A50;
parameter val_slcr__DMAC_RAM = 32'h00000009;
parameter mask_slcr__DMAC_RAM = 32'h000000FF;

parameter slcr__AFI0_RAM0 = 32'hF8000A60;
parameter val_slcr__AFI0_RAM0 = 32'h09090909;
parameter mask_slcr__AFI0_RAM0 = 32'hFFFFFFFF;

parameter slcr__AFI0_RAM1 = 32'hF8000A64;
parameter val_slcr__AFI0_RAM1 = 32'h09090909;
parameter mask_slcr__AFI0_RAM1 = 32'hFFFFFFFF;

parameter slcr__AFI0_RAM2 = 32'hF8000A68;
parameter val_slcr__AFI0_RAM2 = 32'h00000909;
parameter mask_slcr__AFI0_RAM2 = 32'h0000FFFF;

parameter slcr__AFI1_RAM0 = 32'hF8000A6C;
parameter val_slcr__AFI1_RAM0 = 32'h09090909;
parameter mask_slcr__AFI1_RAM0 = 32'hFFFFFFFF;

parameter slcr__AFI1_RAM1 = 32'hF8000A70;
parameter val_slcr__AFI1_RAM1 = 32'h09090909;
parameter mask_slcr__AFI1_RAM1 = 32'hFFFFFFFF;

parameter slcr__AFI1_RAM2 = 32'hF8000A74;
parameter val_slcr__AFI1_RAM2 = 32'h00000909;
parameter mask_slcr__AFI1_RAM2 = 32'h0000FFFF;

parameter slcr__AFI2_RAM0 = 32'hF8000A78;
parameter val_slcr__AFI2_RAM0 = 32'h09090909;
parameter mask_slcr__AFI2_RAM0 = 32'hFFFFFFFF;

parameter slcr__AFI2_RAM1 = 32'hF8000A7C;
parameter val_slcr__AFI2_RAM1 = 32'h09090909;
parameter mask_slcr__AFI2_RAM1 = 32'hFFFFFFFF;

parameter slcr__AFI2_RAM2 = 32'hF8000A80;
parameter val_slcr__AFI2_RAM2 = 32'h00000909;
parameter mask_slcr__AFI2_RAM2 = 32'h0000FFFF;

parameter slcr__AFI3_RAM0 = 32'hF8000A84;
parameter val_slcr__AFI3_RAM0 = 32'h09090909;
parameter mask_slcr__AFI3_RAM0 = 32'hFFFFFFFF;

parameter slcr__AFI3_RAM1 = 32'hF8000A88;
parameter val_slcr__AFI3_RAM1 = 32'h09090909;
parameter mask_slcr__AFI3_RAM1 = 32'hFFFFFFFF;

parameter slcr__AFI3_RAM2 = 32'hF8000A8C;
parameter val_slcr__AFI3_RAM2 = 32'h00000909;
parameter mask_slcr__AFI3_RAM2 = 32'h0000FFFF;

parameter slcr__OCM_RAM = 32'hF8000A90;
parameter val_slcr__OCM_RAM = 32'h01010101;
parameter mask_slcr__OCM_RAM = 32'hFFFFFFFF;

parameter slcr__OCM_ROM0 = 32'hF8000A94;
parameter val_slcr__OCM_ROM0 = 32'h09090909;
parameter mask_slcr__OCM_ROM0 = 32'hFFFFFFFF;

parameter slcr__OCM_ROM1 = 32'hF8000A98;
parameter val_slcr__OCM_ROM1 = 32'h09090909;
parameter mask_slcr__OCM_ROM1 = 32'hFFFFFFFF;

parameter slcr__DEVCI_RAM = 32'hF8000AA0;
parameter val_slcr__DEVCI_RAM = 32'h00000909;
parameter mask_slcr__DEVCI_RAM = 32'h0000FFFF;

parameter slcr__CSG_RAM = 32'hF8000AB0;
parameter val_slcr__CSG_RAM = 32'h00000001;
parameter mask_slcr__CSG_RAM = 32'h000000FF;

parameter slcr__GPIOB_CTRL = 32'hF8000B00;
parameter val_slcr__GPIOB_CTRL = 32'h00000000;
parameter mask_slcr__GPIOB_CTRL = 32'hFFFFFFFF;

parameter slcr__GPIOB_CFG_CMOS18 = 32'hF8000B04;
parameter val_slcr__GPIOB_CFG_CMOS18 = 32'h00000000;
parameter mask_slcr__GPIOB_CFG_CMOS18 = 32'hFFFFFFFF;

parameter slcr__GPIOB_CFG_CMOS25 = 32'hF8000B08;
parameter val_slcr__GPIOB_CFG_CMOS25 = 32'h00000000;
parameter mask_slcr__GPIOB_CFG_CMOS25 = 32'hFFFFFFFF;

parameter slcr__GPIOB_CFG_CMOS33 = 32'hF8000B0C;
parameter val_slcr__GPIOB_CFG_CMOS33 = 32'h00000000;
parameter mask_slcr__GPIOB_CFG_CMOS33 = 32'hFFFFFFFF;

parameter slcr__GPIOB_CFG_LVTTL = 32'hF8000B10;
parameter val_slcr__GPIOB_CFG_LVTTL = 32'h00000000;
parameter mask_slcr__GPIOB_CFG_LVTTL = 32'hFFFFFFFF;

parameter slcr__GPIOB_CFG_HSTL = 32'hF8000B14;
parameter val_slcr__GPIOB_CFG_HSTL = 32'h00000000;
parameter mask_slcr__GPIOB_CFG_HSTL = 32'hFFFFFFFF;

parameter slcr__GPIOB_DRVR_BIAS_CTRL = 32'hF8000B18;
parameter val_slcr__GPIOB_DRVR_BIAS_CTRL = 32'h00000000;
parameter mask_slcr__GPIOB_DRVR_BIAS_CTRL = 32'hFFFFFFFF;

parameter slcr__DDRIOB_ADDR0 = 32'hF8000B40;
parameter val_slcr__DDRIOB_ADDR0 = 32'h00000800;
parameter mask_slcr__DDRIOB_ADDR0 = 32'hFFFFFFFF;

parameter slcr__DDRIOB_ADDR1 = 32'hF8000B44;
parameter val_slcr__DDRIOB_ADDR1 = 32'h00000800;
parameter mask_slcr__DDRIOB_ADDR1 = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DATA0 = 32'hF8000B48;
parameter val_slcr__DDRIOB_DATA0 = 32'h00000800;
parameter mask_slcr__DDRIOB_DATA0 = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DATA1 = 32'hF8000B4C;
parameter val_slcr__DDRIOB_DATA1 = 32'h00000800;
parameter mask_slcr__DDRIOB_DATA1 = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DIFF0 = 32'hF8000B50;
parameter val_slcr__DDRIOB_DIFF0 = 32'h00000800;
parameter mask_slcr__DDRIOB_DIFF0 = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DIFF1 = 32'hF8000B54;
parameter val_slcr__DDRIOB_DIFF1 = 32'h00000800;
parameter mask_slcr__DDRIOB_DIFF1 = 32'hFFFFFFFF;

parameter slcr__DDRIOB_CLOCK = 32'hF8000B58;
parameter val_slcr__DDRIOB_CLOCK = 32'h00000800;
parameter mask_slcr__DDRIOB_CLOCK = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DRIVE_SLEW_ADDR = 32'hF8000B5C;
parameter val_slcr__DDRIOB_DRIVE_SLEW_ADDR = 32'h00000000;
parameter mask_slcr__DDRIOB_DRIVE_SLEW_ADDR = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DRIVE_SLEW_DATA = 32'hF8000B60;
parameter val_slcr__DDRIOB_DRIVE_SLEW_DATA = 32'h00000000;
parameter mask_slcr__DDRIOB_DRIVE_SLEW_DATA = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DRIVE_SLEW_DIFF = 32'hF8000B64;
parameter val_slcr__DDRIOB_DRIVE_SLEW_DIFF = 32'h00000000;
parameter mask_slcr__DDRIOB_DRIVE_SLEW_DIFF = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DRIVE_SLEW_CLOCK = 32'hF8000B68;
parameter val_slcr__DDRIOB_DRIVE_SLEW_CLOCK = 32'h00000000;
parameter mask_slcr__DDRIOB_DRIVE_SLEW_CLOCK = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DDR_CTRL = 32'hF8000B6C;
parameter val_slcr__DDRIOB_DDR_CTRL = 32'h00000000;
parameter mask_slcr__DDRIOB_DDR_CTRL = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DCI_CTRL = 32'hF8000B70;
parameter val_slcr__DDRIOB_DCI_CTRL = 32'h00000020;
parameter mask_slcr__DDRIOB_DCI_CTRL = 32'hFFFFFFFF;

parameter slcr__DDRIOB_DCI_STATUS = 32'hF8000B74;
parameter val_slcr__DDRIOB_DCI_STATUS = 32'h00000000;
parameter mask_slcr__DDRIOB_DCI_STATUS = 32'hFFFFFFFF;


// ************************************************************
//   Module smcc pl353
//   doc version: 1.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter smcc__memc_status = 32'hE000E000;
parameter val_smcc__memc_status = 32'h00000000;
parameter mask_smcc__memc_status = 32'h00001FFF;

parameter smcc__memif_cfg = 32'hE000E004;
parameter val_smcc__memif_cfg = 32'h00011205;
parameter mask_smcc__memif_cfg = 32'h0003FFFF;

parameter smcc__memc_cfg_set = 32'hE000E008;
parameter val_smcc__memc_cfg_set = 32'h00000000;
parameter mask_smcc__memc_cfg_set = 32'h00000000;

parameter smcc__memc_cfg_clr = 32'hE000E00C;
parameter val_smcc__memc_cfg_clr = 32'h00000000;
parameter mask_smcc__memc_cfg_clr = 32'h00000000;

parameter smcc__direct_cmd = 32'hE000E010;
parameter val_smcc__direct_cmd = 32'h00000000;
parameter mask_smcc__direct_cmd = 32'h00000000;

parameter smcc__set_cycles = 32'hE000E014;
parameter val_smcc__set_cycles = 32'h00000000;
parameter mask_smcc__set_cycles = 32'h00000000;

parameter smcc__set_opmode = 32'hE000E018;
parameter val_smcc__set_opmode = 32'h00000000;
parameter mask_smcc__set_opmode = 32'h00000000;

parameter smcc__refresh_period_0 = 32'hE000E020;
parameter val_smcc__refresh_period_0 = 32'h00000000;
parameter mask_smcc__refresh_period_0 = 32'h0000000F;

parameter smcc__refresh_period_1 = 32'hE000E024;
parameter val_smcc__refresh_period_1 = 32'h00000000;
parameter mask_smcc__refresh_period_1 = 32'h0000000F;

parameter smcc__sram_cycles0_0 = 32'hE000E100;
parameter val_smcc__sram_cycles0_0 = 32'h0002B3CC;
parameter mask_smcc__sram_cycles0_0 = 32'h001FFFFF;

parameter smcc__opmode0_0 = 32'hE000E104;
parameter val_smcc__opmode0_0 = 32'hE2FE0800;
parameter mask_smcc__opmode0_0 = 32'hFFFFFFFF;

parameter smcc__sram_cycles0_1 = 32'hE000E120;
parameter val_smcc__sram_cycles0_1 = 32'h0002B3CC;
parameter mask_smcc__sram_cycles0_1 = 32'h001FFFFF;

parameter smcc__opmode0_1 = 32'hE000E124;
parameter val_smcc__opmode0_1 = 32'hE4FE0800;
parameter mask_smcc__opmode0_1 = 32'hFFFFFFFF;

parameter smcc__nand_cycles1_0 = 32'hE000E180;
parameter val_smcc__nand_cycles1_0 = 32'h0024ABCC;
parameter mask_smcc__nand_cycles1_0 = 32'h00FFFFFF;

parameter smcc__opmode1_0 = 32'hE000E184;
parameter val_smcc__opmode1_0 = 32'hE1FF0001;
parameter mask_smcc__opmode1_0 = 32'hFFFFFFFF;

parameter smcc__user_status = 32'hE000E200;
parameter val_smcc__user_status = 32'h00000000;
parameter mask_smcc__user_status = 32'h000000FF;

parameter smcc__user_config = 32'hE000E204;
parameter val_smcc__user_config = 32'h00000000;
parameter mask_smcc__user_config = 32'h00000000;

parameter smcc__ecc_status_0 = 32'hE000E300;
parameter val_smcc__ecc_status_0 = 32'h00000000;
parameter mask_smcc__ecc_status_0 = 32'h3FFFFFFF;

parameter smcc__ecc_memcfg_0 = 32'hE000E304;
parameter val_smcc__ecc_memcfg_0 = 32'h00000000;
parameter mask_smcc__ecc_memcfg_0 = 32'h00001FFF;

parameter smcc__ecc_memcommand1_0 = 32'hE000E308;
parameter val_smcc__ecc_memcommand1_0 = 32'h00000000;
parameter mask_smcc__ecc_memcommand1_0 = 32'h01FFFFFF;

parameter smcc__ecc_memcommand2_0 = 32'hE000E30C;
parameter val_smcc__ecc_memcommand2_0 = 32'h00000000;
parameter mask_smcc__ecc_memcommand2_0 = 32'h01FFFFFF;

parameter smcc__ecc_addr0_0 = 32'hE000E310;
parameter val_smcc__ecc_addr0_0 = 32'h00000000;
parameter mask_smcc__ecc_addr0_0 = 32'hFFFFFFFF;

parameter smcc__ecc_addr1_0 = 32'hE000E314;
parameter val_smcc__ecc_addr1_0 = 32'h00000000;
parameter mask_smcc__ecc_addr1_0 = 32'h00FFFFFF;

parameter smcc__ecc_value0_0 = 32'hE000E318;
parameter val_smcc__ecc_value0_0 = 32'h00000000;
parameter mask_smcc__ecc_value0_0 = 32'hFFFFFFFF;

parameter smcc__ecc_value1_0 = 32'hE000E31C;
parameter val_smcc__ecc_value1_0 = 32'h00000000;
parameter mask_smcc__ecc_value1_0 = 32'hFFFFFFFF;

parameter smcc__ecc_value2_0 = 32'hE000E320;
parameter val_smcc__ecc_value2_0 = 32'h00000000;
parameter mask_smcc__ecc_value2_0 = 32'hFFFFFFFF;

parameter smcc__ecc_value3_0 = 32'hE000E324;
parameter val_smcc__ecc_value3_0 = 32'h00000000;
parameter mask_smcc__ecc_value3_0 = 32'hFFFFFFFF;

parameter smcc__ecc_status_1 = 32'hE000E400;
parameter val_smcc__ecc_status_1 = 32'h00000000;
parameter mask_smcc__ecc_status_1 = 32'h3FFFFFFF;

parameter smcc__ecc_memcfg_1 = 32'hE000E404;
parameter val_smcc__ecc_memcfg_1 = 32'h00000043;
parameter mask_smcc__ecc_memcfg_1 = 32'h00001FFF;

parameter smcc__ecc_memcommand1_1 = 32'hE000E408;
parameter val_smcc__ecc_memcommand1_1 = 32'h01300080;
parameter mask_smcc__ecc_memcommand1_1 = 32'h01FFFFFF;

parameter smcc__ecc_memcommand2_1 = 32'hE000E40C;
parameter val_smcc__ecc_memcommand2_1 = 32'h01E00585;
parameter mask_smcc__ecc_memcommand2_1 = 32'h01FFFFFF;

parameter smcc__ecc_addr0_1 = 32'hE000E410;
parameter val_smcc__ecc_addr0_1 = 32'h00000000;
parameter mask_smcc__ecc_addr0_1 = 32'hFFFFFFFF;

parameter smcc__ecc_addr1_1 = 32'hE000E414;
parameter val_smcc__ecc_addr1_1 = 32'h00000000;
parameter mask_smcc__ecc_addr1_1 = 32'h00FFFFFF;

parameter smcc__ecc_value0_1 = 32'hE000E418;
parameter val_smcc__ecc_value0_1 = 32'h00000000;
parameter mask_smcc__ecc_value0_1 = 32'hFFFFFFFF;

parameter smcc__ecc_value1_1 = 32'hE000E41C;
parameter val_smcc__ecc_value1_1 = 32'h00000000;
parameter mask_smcc__ecc_value1_1 = 32'hFFFFFFFF;

parameter smcc__ecc_value2_1 = 32'hE000E420;
parameter val_smcc__ecc_value2_1 = 32'h00000000;
parameter mask_smcc__ecc_value2_1 = 32'hFFFFFFFF;

parameter smcc__ecc_value3_1 = 32'hE000E424;
parameter val_smcc__ecc_value3_1 = 32'h00000000;
parameter mask_smcc__ecc_value3_1 = 32'hFFFFFFFF;

parameter smcc__integration_test = 32'hE000EE00;
parameter val_smcc__integration_test = 32'h00000000;
parameter mask_smcc__integration_test = 32'hFFFFFFFF;

parameter smcc__periph_id_0 = 32'hE000EFE0;
parameter val_smcc__periph_id_0 = 32'h00000053;
parameter mask_smcc__periph_id_0 = 32'h000000FF;

parameter smcc__periph_id_1 = 32'hE000EFE4;
parameter val_smcc__periph_id_1 = 32'h00000013;
parameter mask_smcc__periph_id_1 = 32'h000000FF;

parameter smcc__periph_id_2 = 32'hE000EFE8;
parameter val_smcc__periph_id_2 = 32'h00000054;
parameter mask_smcc__periph_id_2 = 32'h000000FF;

parameter smcc__periph_id_3 = 32'hE000EFEC;
parameter val_smcc__periph_id_3 = 32'h00000000;
parameter mask_smcc__periph_id_3 = 32'h00000001;

parameter smcc__pcell_id_0 = 32'hE000EFF0;
parameter val_smcc__pcell_id_0 = 32'h0000000D;
parameter mask_smcc__pcell_id_0 = 32'h000000FF;

parameter smcc__pcell_id_1 = 32'hE000EFF4;
parameter val_smcc__pcell_id_1 = 32'h000000F0;
parameter mask_smcc__pcell_id_1 = 32'h000000FF;

parameter smcc__pcell_id_2 = 32'hE000EFF8;
parameter val_smcc__pcell_id_2 = 32'h00000005;
parameter mask_smcc__pcell_id_2 = 32'h000000FF;

parameter smcc__pcell_id_3 = 32'hE000EFFC;
parameter val_smcc__pcell_id_3 = 32'h000000B1;
parameter mask_smcc__pcell_id_3 = 32'h000000FF;


// ************************************************************
//   Module spi0 SPI
//   doc version: 1.2
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter spi0__Config_reg0 = 32'hE0006000;
parameter val_spi0__Config_reg0 = 32'h00020000;
parameter mask_spi0__Config_reg0 = 32'hFFFFFFFF;

parameter spi0__Intr_status_reg0 = 32'hE0006004;
parameter val_spi0__Intr_status_reg0 = 32'h00000004;
parameter mask_spi0__Intr_status_reg0 = 32'hFFFFFFFF;

parameter spi0__Intrpt_en_reg0 = 32'hE0006008;
parameter val_spi0__Intrpt_en_reg0 = 32'h00000000;
parameter mask_spi0__Intrpt_en_reg0 = 32'hFFFFFFFF;

parameter spi0__Intrpt_dis_reg0 = 32'hE000600C;
parameter val_spi0__Intrpt_dis_reg0 = 32'h00000000;
parameter mask_spi0__Intrpt_dis_reg0 = 32'hFFFFFFFF;

parameter spi0__Intrpt_mask_reg0 = 32'hE0006010;
parameter val_spi0__Intrpt_mask_reg0 = 32'h00000000;
parameter mask_spi0__Intrpt_mask_reg0 = 32'hFFFFFFFF;

parameter spi0__En_reg0 = 32'hE0006014;
parameter val_spi0__En_reg0 = 32'h00000000;
parameter mask_spi0__En_reg0 = 32'hFFFFFFFF;

parameter spi0__Delay_reg0 = 32'hE0006018;
parameter val_spi0__Delay_reg0 = 32'h00000000;
parameter mask_spi0__Delay_reg0 = 32'hFFFFFFFF;

parameter spi0__Tx_data_reg0 = 32'hE000601C;
parameter val_spi0__Tx_data_reg0 = 32'h00000000;
parameter mask_spi0__Tx_data_reg0 = 32'hFFFFFFFF;

parameter spi0__Rx_data_reg0 = 32'hE0006020;
parameter val_spi0__Rx_data_reg0 = 32'h00000000;
parameter mask_spi0__Rx_data_reg0 = 32'hFFFFFFFF;

parameter spi0__Slave_Idle_count_reg0 = 32'hE0006024;
parameter val_spi0__Slave_Idle_count_reg0 = 32'h000000FF;
parameter mask_spi0__Slave_Idle_count_reg0 = 32'hFFFFFFFF;

parameter spi0__TX_thres_reg0 = 32'hE0006028;
parameter val_spi0__TX_thres_reg0 = 32'h00000001;
parameter mask_spi0__TX_thres_reg0 = 32'hFFFFFFFF;

parameter spi0__RX_thres_reg0 = 32'hE000602C;
parameter val_spi0__RX_thres_reg0 = 32'h00000001;
parameter mask_spi0__RX_thres_reg0 = 32'hFFFFFFFF;

parameter spi0__Mod_id_reg0 = 32'hE00060FC;
parameter val_spi0__Mod_id_reg0 = 32'h00090106;
parameter mask_spi0__Mod_id_reg0 = 32'hFFFFFFFF;


// ************************************************************
//   Module spi1 SPI
//   doc version: 1.2
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter spi1__Config_reg0 = 32'hE0007000;
parameter val_spi1__Config_reg0 = 32'h00020000;
parameter mask_spi1__Config_reg0 = 32'hFFFFFFFF;

parameter spi1__Intr_status_reg0 = 32'hE0007004;
parameter val_spi1__Intr_status_reg0 = 32'h00000004;
parameter mask_spi1__Intr_status_reg0 = 32'hFFFFFFFF;

parameter spi1__Intrpt_en_reg0 = 32'hE0007008;
parameter val_spi1__Intrpt_en_reg0 = 32'h00000000;
parameter mask_spi1__Intrpt_en_reg0 = 32'hFFFFFFFF;

parameter spi1__Intrpt_dis_reg0 = 32'hE000700C;
parameter val_spi1__Intrpt_dis_reg0 = 32'h00000000;
parameter mask_spi1__Intrpt_dis_reg0 = 32'hFFFFFFFF;

parameter spi1__Intrpt_mask_reg0 = 32'hE0007010;
parameter val_spi1__Intrpt_mask_reg0 = 32'h00000000;
parameter mask_spi1__Intrpt_mask_reg0 = 32'hFFFFFFFF;

parameter spi1__En_reg0 = 32'hE0007014;
parameter val_spi1__En_reg0 = 32'h00000000;
parameter mask_spi1__En_reg0 = 32'hFFFFFFFF;

parameter spi1__Delay_reg0 = 32'hE0007018;
parameter val_spi1__Delay_reg0 = 32'h00000000;
parameter mask_spi1__Delay_reg0 = 32'hFFFFFFFF;

parameter spi1__Tx_data_reg0 = 32'hE000701C;
parameter val_spi1__Tx_data_reg0 = 32'h00000000;
parameter mask_spi1__Tx_data_reg0 = 32'hFFFFFFFF;

parameter spi1__Rx_data_reg0 = 32'hE0007020;
parameter val_spi1__Rx_data_reg0 = 32'h00000000;
parameter mask_spi1__Rx_data_reg0 = 32'hFFFFFFFF;

parameter spi1__Slave_Idle_count_reg0 = 32'hE0007024;
parameter val_spi1__Slave_Idle_count_reg0 = 32'h000000FF;
parameter mask_spi1__Slave_Idle_count_reg0 = 32'hFFFFFFFF;

parameter spi1__TX_thres_reg0 = 32'hE0007028;
parameter val_spi1__TX_thres_reg0 = 32'h00000001;
parameter mask_spi1__TX_thres_reg0 = 32'hFFFFFFFF;

parameter spi1__RX_thres_reg0 = 32'hE000702C;
parameter val_spi1__RX_thres_reg0 = 32'h00000001;
parameter mask_spi1__RX_thres_reg0 = 32'hFFFFFFFF;

parameter spi1__Mod_id_reg0 = 32'hE00070FC;
parameter val_spi1__Mod_id_reg0 = 32'h00090106;
parameter mask_spi1__Mod_id_reg0 = 32'hFFFFFFFF;


// ************************************************************
//   Module swdt swdt
//   doc version: 2.1
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter swdt__MODE = 32'hF8005000;
parameter val_swdt__MODE = 32'h000001C2;
parameter mask_swdt__MODE = 32'h00FFFFFF;

parameter swdt__CONTROL = 32'hF8005004;
parameter val_swdt__CONTROL = 32'h03FFC3FC;
parameter mask_swdt__CONTROL = 32'h03FFFFFF;

parameter swdt__RESTART = 32'hF8005008;
parameter val_swdt__RESTART = 32'h00000000;
parameter mask_swdt__RESTART = 32'h0000FFFF;

parameter swdt__STATUS = 32'hF800500C;
parameter val_swdt__STATUS = 32'h00000000;
parameter mask_swdt__STATUS = 32'h00000001;


// ************************************************************
//   Module ttc0 ttc
//   doc version: 2.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter ttc0__Clock_Control_1 = 32'hF8001000;
parameter val_ttc0__Clock_Control_1 = 32'h00000000;
parameter mask_ttc0__Clock_Control_1 = 32'h0000007F;

parameter ttc0__Clock_Control_2 = 32'hF8001004;
parameter val_ttc0__Clock_Control_2 = 32'h00000000;
parameter mask_ttc0__Clock_Control_2 = 32'h0000007F;

parameter ttc0__Clock_Control_3 = 32'hF8001008;
parameter val_ttc0__Clock_Control_3 = 32'h00000000;
parameter mask_ttc0__Clock_Control_3 = 32'h0000007F;

parameter ttc0__Counter_Control_1 = 32'hF800100C;
parameter val_ttc0__Counter_Control_1 = 32'h00000021;
parameter mask_ttc0__Counter_Control_1 = 32'h0000007F;

parameter ttc0__Counter_Control_2 = 32'hF8001010;
parameter val_ttc0__Counter_Control_2 = 32'h00000021;
parameter mask_ttc0__Counter_Control_2 = 32'h0000007F;

parameter ttc0__Counter_Control_3 = 32'hF8001014;
parameter val_ttc0__Counter_Control_3 = 32'h00000021;
parameter mask_ttc0__Counter_Control_3 = 32'h0000007F;

parameter ttc0__Counter_Value_1 = 32'hF8001018;
parameter val_ttc0__Counter_Value_1 = 32'h00000000;
parameter mask_ttc0__Counter_Value_1 = 32'h0000FFFF;

parameter ttc0__Counter_Value_2 = 32'hF800101C;
parameter val_ttc0__Counter_Value_2 = 32'h00000000;
parameter mask_ttc0__Counter_Value_2 = 32'h0000FFFF;

parameter ttc0__Counter_Value_3 = 32'hF8001020;
parameter val_ttc0__Counter_Value_3 = 32'h00000000;
parameter mask_ttc0__Counter_Value_3 = 32'h0000FFFF;

parameter ttc0__Interval_Counter_1 = 32'hF8001024;
parameter val_ttc0__Interval_Counter_1 = 32'h00000000;
parameter mask_ttc0__Interval_Counter_1 = 32'h0000FFFF;

parameter ttc0__Interval_Counter_2 = 32'hF8001028;
parameter val_ttc0__Interval_Counter_2 = 32'h00000000;
parameter mask_ttc0__Interval_Counter_2 = 32'h0000FFFF;

parameter ttc0__Interval_Counter_3 = 32'hF800102C;
parameter val_ttc0__Interval_Counter_3 = 32'h00000000;
parameter mask_ttc0__Interval_Counter_3 = 32'h0000FFFF;

parameter ttc0__Match_1_Counter_1 = 32'hF8001030;
parameter val_ttc0__Match_1_Counter_1 = 32'h00000000;
parameter mask_ttc0__Match_1_Counter_1 = 32'h0000FFFF;

parameter ttc0__Match_1_Counter_2 = 32'hF8001034;
parameter val_ttc0__Match_1_Counter_2 = 32'h00000000;
parameter mask_ttc0__Match_1_Counter_2 = 32'h0000FFFF;

parameter ttc0__Match_1_Counter_3 = 32'hF8001038;
parameter val_ttc0__Match_1_Counter_3 = 32'h00000000;
parameter mask_ttc0__Match_1_Counter_3 = 32'h0000FFFF;

parameter ttc0__Match_2_Counter_1 = 32'hF800103C;
parameter val_ttc0__Match_2_Counter_1 = 32'h00000000;
parameter mask_ttc0__Match_2_Counter_1 = 32'h0000FFFF;

parameter ttc0__Match_2_Counter_2 = 32'hF8001040;
parameter val_ttc0__Match_2_Counter_2 = 32'h00000000;
parameter mask_ttc0__Match_2_Counter_2 = 32'h0000FFFF;

parameter ttc0__Match_2_Counter_3 = 32'hF8001044;
parameter val_ttc0__Match_2_Counter_3 = 32'h00000000;
parameter mask_ttc0__Match_2_Counter_3 = 32'h0000FFFF;

parameter ttc0__Match_3_Counter_1 = 32'hF8001048;
parameter val_ttc0__Match_3_Counter_1 = 32'h00000000;
parameter mask_ttc0__Match_3_Counter_1 = 32'h0000FFFF;

parameter ttc0__Match_3_Counter_2 = 32'hF800104C;
parameter val_ttc0__Match_3_Counter_2 = 32'h00000000;
parameter mask_ttc0__Match_3_Counter_2 = 32'h0000FFFF;

parameter ttc0__Match_3_Counter_3 = 32'hF8001050;
parameter val_ttc0__Match_3_Counter_3 = 32'h00000000;
parameter mask_ttc0__Match_3_Counter_3 = 32'h0000FFFF;

parameter ttc0__Interrupt_Register_1 = 32'hF8001054;
parameter val_ttc0__Interrupt_Register_1 = 32'h00000000;
parameter mask_ttc0__Interrupt_Register_1 = 32'h0000003F;

parameter ttc0__Interrupt_Register_2 = 32'hF8001058;
parameter val_ttc0__Interrupt_Register_2 = 32'h00000000;
parameter mask_ttc0__Interrupt_Register_2 = 32'h0000003F;

parameter ttc0__Interrupt_Register_3 = 32'hF800105C;
parameter val_ttc0__Interrupt_Register_3 = 32'h00000000;
parameter mask_ttc0__Interrupt_Register_3 = 32'h0000003F;

parameter ttc0__Interrupt_Enable_1 = 32'hF8001060;
parameter val_ttc0__Interrupt_Enable_1 = 32'h00000000;
parameter mask_ttc0__Interrupt_Enable_1 = 32'h0000003F;

parameter ttc0__Interrupt_Enable_2 = 32'hF8001064;
parameter val_ttc0__Interrupt_Enable_2 = 32'h00000000;
parameter mask_ttc0__Interrupt_Enable_2 = 32'h0000003F;

parameter ttc0__Interrupt_Enable_3 = 32'hF8001068;
parameter val_ttc0__Interrupt_Enable_3 = 32'h00000000;
parameter mask_ttc0__Interrupt_Enable_3 = 32'h0000003F;

parameter ttc0__Event_Control_Timer_1 = 32'hF800106C;
parameter val_ttc0__Event_Control_Timer_1 = 32'h00000000;
parameter mask_ttc0__Event_Control_Timer_1 = 32'h00000007;

parameter ttc0__Event_Control_Timer_2 = 32'hF8001070;
parameter val_ttc0__Event_Control_Timer_2 = 32'h00000000;
parameter mask_ttc0__Event_Control_Timer_2 = 32'h00000007;

parameter ttc0__Event_Control_Timer_3 = 32'hF8001074;
parameter val_ttc0__Event_Control_Timer_3 = 32'h00000000;
parameter mask_ttc0__Event_Control_Timer_3 = 32'h00000007;

parameter ttc0__Event_Register_1 = 32'hF8001078;
parameter val_ttc0__Event_Register_1 = 32'h00000000;
parameter mask_ttc0__Event_Register_1 = 32'h0000FFFF;

parameter ttc0__Event_Register_2 = 32'hF800107C;
parameter val_ttc0__Event_Register_2 = 32'h00000000;
parameter mask_ttc0__Event_Register_2 = 32'h0000FFFF;

parameter ttc0__Event_Register_3 = 32'hF8001080;
parameter val_ttc0__Event_Register_3 = 32'h00000000;
parameter mask_ttc0__Event_Register_3 = 32'h0000FFFF;


// ************************************************************
//   Module ttc1 ttc
//   doc version: 2.0
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter ttc1__Clock_Control_1 = 32'hF8002000;
parameter val_ttc1__Clock_Control_1 = 32'h00000000;
parameter mask_ttc1__Clock_Control_1 = 32'h0000007F;

parameter ttc1__Clock_Control_2 = 32'hF8002004;
parameter val_ttc1__Clock_Control_2 = 32'h00000000;
parameter mask_ttc1__Clock_Control_2 = 32'h0000007F;

parameter ttc1__Clock_Control_3 = 32'hF8002008;
parameter val_ttc1__Clock_Control_3 = 32'h00000000;
parameter mask_ttc1__Clock_Control_3 = 32'h0000007F;

parameter ttc1__Counter_Control_1 = 32'hF800200C;
parameter val_ttc1__Counter_Control_1 = 32'h00000021;
parameter mask_ttc1__Counter_Control_1 = 32'h0000007F;

parameter ttc1__Counter_Control_2 = 32'hF8002010;
parameter val_ttc1__Counter_Control_2 = 32'h00000021;
parameter mask_ttc1__Counter_Control_2 = 32'h0000007F;

parameter ttc1__Counter_Control_3 = 32'hF8002014;
parameter val_ttc1__Counter_Control_3 = 32'h00000021;
parameter mask_ttc1__Counter_Control_3 = 32'h0000007F;

parameter ttc1__Counter_Value_1 = 32'hF8002018;
parameter val_ttc1__Counter_Value_1 = 32'h00000000;
parameter mask_ttc1__Counter_Value_1 = 32'h0000FFFF;

parameter ttc1__Counter_Value_2 = 32'hF800201C;
parameter val_ttc1__Counter_Value_2 = 32'h00000000;
parameter mask_ttc1__Counter_Value_2 = 32'h0000FFFF;

parameter ttc1__Counter_Value_3 = 32'hF8002020;
parameter val_ttc1__Counter_Value_3 = 32'h00000000;
parameter mask_ttc1__Counter_Value_3 = 32'h0000FFFF;

parameter ttc1__Interval_Counter_1 = 32'hF8002024;
parameter val_ttc1__Interval_Counter_1 = 32'h00000000;
parameter mask_ttc1__Interval_Counter_1 = 32'h0000FFFF;

parameter ttc1__Interval_Counter_2 = 32'hF8002028;
parameter val_ttc1__Interval_Counter_2 = 32'h00000000;
parameter mask_ttc1__Interval_Counter_2 = 32'h0000FFFF;

parameter ttc1__Interval_Counter_3 = 32'hF800202C;
parameter val_ttc1__Interval_Counter_3 = 32'h00000000;
parameter mask_ttc1__Interval_Counter_3 = 32'h0000FFFF;

parameter ttc1__Match_1_Counter_1 = 32'hF8002030;
parameter val_ttc1__Match_1_Counter_1 = 32'h00000000;
parameter mask_ttc1__Match_1_Counter_1 = 32'h0000FFFF;

parameter ttc1__Match_1_Counter_2 = 32'hF8002034;
parameter val_ttc1__Match_1_Counter_2 = 32'h00000000;
parameter mask_ttc1__Match_1_Counter_2 = 32'h0000FFFF;

parameter ttc1__Match_1_Counter_3 = 32'hF8002038;
parameter val_ttc1__Match_1_Counter_3 = 32'h00000000;
parameter mask_ttc1__Match_1_Counter_3 = 32'h0000FFFF;

parameter ttc1__Match_2_Counter_1 = 32'hF800203C;
parameter val_ttc1__Match_2_Counter_1 = 32'h00000000;
parameter mask_ttc1__Match_2_Counter_1 = 32'h0000FFFF;

parameter ttc1__Match_2_Counter_2 = 32'hF8002040;
parameter val_ttc1__Match_2_Counter_2 = 32'h00000000;
parameter mask_ttc1__Match_2_Counter_2 = 32'h0000FFFF;

parameter ttc1__Match_2_Counter_3 = 32'hF8002044;
parameter val_ttc1__Match_2_Counter_3 = 32'h00000000;
parameter mask_ttc1__Match_2_Counter_3 = 32'h0000FFFF;

parameter ttc1__Match_3_Counter_1 = 32'hF8002048;
parameter val_ttc1__Match_3_Counter_1 = 32'h00000000;
parameter mask_ttc1__Match_3_Counter_1 = 32'h0000FFFF;

parameter ttc1__Match_3_Counter_2 = 32'hF800204C;
parameter val_ttc1__Match_3_Counter_2 = 32'h00000000;
parameter mask_ttc1__Match_3_Counter_2 = 32'h0000FFFF;

parameter ttc1__Match_3_Counter_3 = 32'hF8002050;
parameter val_ttc1__Match_3_Counter_3 = 32'h00000000;
parameter mask_ttc1__Match_3_Counter_3 = 32'h0000FFFF;

parameter ttc1__Interrupt_Register_1 = 32'hF8002054;
parameter val_ttc1__Interrupt_Register_1 = 32'h00000000;
parameter mask_ttc1__Interrupt_Register_1 = 32'h0000003F;

parameter ttc1__Interrupt_Register_2 = 32'hF8002058;
parameter val_ttc1__Interrupt_Register_2 = 32'h00000000;
parameter mask_ttc1__Interrupt_Register_2 = 32'h0000003F;

parameter ttc1__Interrupt_Register_3 = 32'hF800205C;
parameter val_ttc1__Interrupt_Register_3 = 32'h00000000;
parameter mask_ttc1__Interrupt_Register_3 = 32'h0000003F;

parameter ttc1__Interrupt_Enable_1 = 32'hF8002060;
parameter val_ttc1__Interrupt_Enable_1 = 32'h00000000;
parameter mask_ttc1__Interrupt_Enable_1 = 32'h0000003F;

parameter ttc1__Interrupt_Enable_2 = 32'hF8002064;
parameter val_ttc1__Interrupt_Enable_2 = 32'h00000000;
parameter mask_ttc1__Interrupt_Enable_2 = 32'h0000003F;

parameter ttc1__Interrupt_Enable_3 = 32'hF8002068;
parameter val_ttc1__Interrupt_Enable_3 = 32'h00000000;
parameter mask_ttc1__Interrupt_Enable_3 = 32'h0000003F;

parameter ttc1__Event_Control_Timer_1 = 32'hF800206C;
parameter val_ttc1__Event_Control_Timer_1 = 32'h00000000;
parameter mask_ttc1__Event_Control_Timer_1 = 32'h00000007;

parameter ttc1__Event_Control_Timer_2 = 32'hF8002070;
parameter val_ttc1__Event_Control_Timer_2 = 32'h00000000;
parameter mask_ttc1__Event_Control_Timer_2 = 32'h00000007;

parameter ttc1__Event_Control_Timer_3 = 32'hF8002074;
parameter val_ttc1__Event_Control_Timer_3 = 32'h00000000;
parameter mask_ttc1__Event_Control_Timer_3 = 32'h00000007;

parameter ttc1__Event_Register_1 = 32'hF8002078;
parameter val_ttc1__Event_Register_1 = 32'h00000000;
parameter mask_ttc1__Event_Register_1 = 32'h0000FFFF;

parameter ttc1__Event_Register_2 = 32'hF800207C;
parameter val_ttc1__Event_Register_2 = 32'h00000000;
parameter mask_ttc1__Event_Register_2 = 32'h0000FFFF;

parameter ttc1__Event_Register_3 = 32'hF8002080;
parameter val_ttc1__Event_Register_3 = 32'h00000000;
parameter mask_ttc1__Event_Register_3 = 32'h0000FFFF;


// ************************************************************
//   Module uart0 UART
//   doc version: 1.2
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter uart0__Control_reg0 = 32'hE0000000;
parameter val_uart0__Control_reg0 = 32'h00000128;
parameter mask_uart0__Control_reg0 = 32'hFFFFFFFF;

parameter uart0__mode_reg0 = 32'hE0000004;
parameter val_uart0__mode_reg0 = 32'h00000000;
parameter mask_uart0__mode_reg0 = 32'hFFFFFFFF;

parameter uart0__Intrpt_en_reg0 = 32'hE0000008;
parameter val_uart0__Intrpt_en_reg0 = 32'h00000000;
parameter mask_uart0__Intrpt_en_reg0 = 32'hFFFFFFFF;

parameter uart0__Intrpt_dis_reg0 = 32'hE000000C;
parameter val_uart0__Intrpt_dis_reg0 = 32'h00000000;
parameter mask_uart0__Intrpt_dis_reg0 = 32'hFFFFFFFF;

parameter uart0__Intrpt_mask_reg0 = 32'hE0000010;
parameter val_uart0__Intrpt_mask_reg0 = 32'h00000000;
parameter mask_uart0__Intrpt_mask_reg0 = 32'hFFFFFFFF;

parameter uart0__Chnl_int_sts_reg0 = 32'hE0000014;
parameter val_uart0__Chnl_int_sts_reg0 = 32'h00000200;
parameter mask_uart0__Chnl_int_sts_reg0 = 32'hFFFFFFFF;

parameter uart0__Baud_rate_gen_reg0 = 32'hE0000018;
parameter val_uart0__Baud_rate_gen_reg0 = 32'h0000028B;
parameter mask_uart0__Baud_rate_gen_reg0 = 32'hFFFFFFFF;

parameter uart0__Rcvr_timeout_reg0 = 32'hE000001C;
parameter val_uart0__Rcvr_timeout_reg0 = 32'h00000000;
parameter mask_uart0__Rcvr_timeout_reg0 = 32'hFFFFFFFF;

parameter uart0__Rcvr_FIFO_trigger_level0 = 32'hE0000020;
parameter val_uart0__Rcvr_FIFO_trigger_level0 = 32'h00000020;
parameter mask_uart0__Rcvr_FIFO_trigger_level0 = 32'hFFFFFFFF;

parameter uart0__Modem_ctrl_reg0 = 32'hE0000024;
parameter val_uart0__Modem_ctrl_reg0 = 32'h00000000;
parameter mask_uart0__Modem_ctrl_reg0 = 32'hFFFFFFFF;

parameter uart0__Modem_sts_reg0 = 32'hE0000028;
parameter val_uart0__Modem_sts_reg0 = 32'h00000000;
parameter mask_uart0__Modem_sts_reg0 = 32'h00000000;

parameter uart0__Channel_sts_reg0 = 32'hE000002C;
parameter val_uart0__Channel_sts_reg0 = 32'h00000000;
parameter mask_uart0__Channel_sts_reg0 = 32'hFFFFFFFF;

parameter uart0__TX_RX_FIFO0 = 32'hE0000030;
parameter val_uart0__TX_RX_FIFO0 = 32'h00000000;
parameter mask_uart0__TX_RX_FIFO0 = 32'hFFFFFFFF;

parameter uart0__Baud_rate_divider_reg0 = 32'hE0000034;
parameter val_uart0__Baud_rate_divider_reg0 = 32'h0000000F;
parameter mask_uart0__Baud_rate_divider_reg0 = 32'hFFFFFFFF;

parameter uart0__Flow_delay_reg0 = 32'hE0000038;
parameter val_uart0__Flow_delay_reg0 = 32'h00000000;
parameter mask_uart0__Flow_delay_reg0 = 32'hFFFFFFFF;

parameter uart0__IR_min_rcv_pulse_wdth0 = 32'hE000003C;
parameter val_uart0__IR_min_rcv_pulse_wdth0 = 32'h00000000;
parameter mask_uart0__IR_min_rcv_pulse_wdth0 = 32'hFFFFFFFF;

parameter uart0__IR_transmitted_pulse_wdth0 = 32'hE0000040;
parameter val_uart0__IR_transmitted_pulse_wdth0 = 32'h00000000;
parameter mask_uart0__IR_transmitted_pulse_wdth0 = 32'hFFFF00FF;

parameter uart0__Tx_FIFO_trigger_level0 = 32'hE0000044;
parameter val_uart0__Tx_FIFO_trigger_level0 = 32'h00000020;
parameter mask_uart0__Tx_FIFO_trigger_level0 = 32'hFFFFFFFF;


// ************************************************************
//   Module uart1 UART
//   doc version: 1.2
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter uart1__Control_reg0 = 32'hE0001000;
parameter val_uart1__Control_reg0 = 32'h00000128;
parameter mask_uart1__Control_reg0 = 32'hFFFFFFFF;

parameter uart1__mode_reg0 = 32'hE0001004;
parameter val_uart1__mode_reg0 = 32'h00000000;
parameter mask_uart1__mode_reg0 = 32'hFFFFFFFF;

parameter uart1__Intrpt_en_reg0 = 32'hE0001008;
parameter val_uart1__Intrpt_en_reg0 = 32'h00000000;
parameter mask_uart1__Intrpt_en_reg0 = 32'hFFFFFFFF;

parameter uart1__Intrpt_dis_reg0 = 32'hE000100C;
parameter val_uart1__Intrpt_dis_reg0 = 32'h00000000;
parameter mask_uart1__Intrpt_dis_reg0 = 32'hFFFFFFFF;

parameter uart1__Intrpt_mask_reg0 = 32'hE0001010;
parameter val_uart1__Intrpt_mask_reg0 = 32'h00000000;
parameter mask_uart1__Intrpt_mask_reg0 = 32'hFFFFFFFF;

parameter uart1__Chnl_int_sts_reg0 = 32'hE0001014;
parameter val_uart1__Chnl_int_sts_reg0 = 32'h00000200;
parameter mask_uart1__Chnl_int_sts_reg0 = 32'hFFFFFFFF;

parameter uart1__Baud_rate_gen_reg0 = 32'hE0001018;
parameter val_uart1__Baud_rate_gen_reg0 = 32'h0000028B;
parameter mask_uart1__Baud_rate_gen_reg0 = 32'hFFFFFFFF;

parameter uart1__Rcvr_timeout_reg0 = 32'hE000101C;
parameter val_uart1__Rcvr_timeout_reg0 = 32'h00000000;
parameter mask_uart1__Rcvr_timeout_reg0 = 32'hFFFFFFFF;

parameter uart1__Rcvr_FIFO_trigger_level0 = 32'hE0001020;
parameter val_uart1__Rcvr_FIFO_trigger_level0 = 32'h00000020;
parameter mask_uart1__Rcvr_FIFO_trigger_level0 = 32'hFFFFFFFF;

parameter uart1__Modem_ctrl_reg0 = 32'hE0001024;
parameter val_uart1__Modem_ctrl_reg0 = 32'h00000000;
parameter mask_uart1__Modem_ctrl_reg0 = 32'hFFFFFFFF;

parameter uart1__Modem_sts_reg0 = 32'hE0001028;
parameter val_uart1__Modem_sts_reg0 = 32'h00000000;
parameter mask_uart1__Modem_sts_reg0 = 32'h00000000;

parameter uart1__Channel_sts_reg0 = 32'hE000102C;
parameter val_uart1__Channel_sts_reg0 = 32'h00000000;
parameter mask_uart1__Channel_sts_reg0 = 32'hFFFFFFFF;

parameter uart1__TX_RX_FIFO0 = 32'hE0001030;
parameter val_uart1__TX_RX_FIFO0 = 32'h00000000;
parameter mask_uart1__TX_RX_FIFO0 = 32'hFFFFFFFF;

parameter uart1__Baud_rate_divider_reg0 = 32'hE0001034;
parameter val_uart1__Baud_rate_divider_reg0 = 32'h0000000F;
parameter mask_uart1__Baud_rate_divider_reg0 = 32'hFFFFFFFF;

parameter uart1__Flow_delay_reg0 = 32'hE0001038;
parameter val_uart1__Flow_delay_reg0 = 32'h00000000;
parameter mask_uart1__Flow_delay_reg0 = 32'hFFFFFFFF;

parameter uart1__IR_min_rcv_pulse_wdth0 = 32'hE000103C;
parameter val_uart1__IR_min_rcv_pulse_wdth0 = 32'h00000000;
parameter mask_uart1__IR_min_rcv_pulse_wdth0 = 32'hFFFFFFFF;

parameter uart1__IR_transmitted_pulse_wdth0 = 32'hE0001040;
parameter val_uart1__IR_transmitted_pulse_wdth0 = 32'h00000000;
parameter mask_uart1__IR_transmitted_pulse_wdth0 = 32'hFFFF00FF;

parameter uart1__Tx_FIFO_trigger_level0 = 32'hE0001044;
parameter val_uart1__Tx_FIFO_trigger_level0 = 32'h00000020;
parameter mask_uart1__Tx_FIFO_trigger_level0 = 32'hFFFFFFFF;


// ************************************************************
//   Module usb0 usb
//   doc version: 1.3
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter usb0__ID = 32'hE0002000;
parameter val_usb0__ID = 32'hE441FA05;
parameter mask_usb0__ID = 32'hFFFFFFFF;

parameter usb0__HWGENERAL = 32'hE0002004;
parameter val_usb0__HWGENERAL = 32'h00000083;
parameter mask_usb0__HWGENERAL = 32'h00000FFF;

parameter usb0__HWHOST = 32'hE0002008;
parameter val_usb0__HWHOST = 32'h10020001;
parameter mask_usb0__HWHOST = 32'hFFFFFFFF;

parameter usb0__HWDEVICE = 32'hE000200C;
parameter val_usb0__HWDEVICE = 32'h00000019;
parameter mask_usb0__HWDEVICE = 32'h0000003F;

parameter usb0__HWTXBUF = 32'hE0002010;
parameter val_usb0__HWTXBUF = 32'h80060A10;
parameter mask_usb0__HWTXBUF = 32'hFFFFFFFF;

parameter usb0__HWRXBUF = 32'hE0002014;
parameter val_usb0__HWRXBUF = 32'h00000A10;
parameter mask_usb0__HWRXBUF = 32'hFF00FFFF;

parameter usb0__GPTIMER0LD = 32'hE0002080;
parameter val_usb0__GPTIMER0LD = 32'h00000000;
parameter mask_usb0__GPTIMER0LD = 32'h00FFFFFF;

parameter usb0__GPTIMER0CTRL = 32'hE0002084;
parameter val_usb0__GPTIMER0CTRL = 32'h00000000;
parameter mask_usb0__GPTIMER0CTRL = 32'hFFFFFFFF;

parameter usb0__GPTIMER1LD = 32'hE0002088;
parameter val_usb0__GPTIMER1LD = 32'h00000000;
parameter mask_usb0__GPTIMER1LD = 32'h00FFFFFF;

parameter usb0__GPTIMER1CTRL = 32'hE000208C;
parameter val_usb0__GPTIMER1CTRL = 32'h00000000;
parameter mask_usb0__GPTIMER1CTRL = 32'hFFFFFFFF;

parameter usb0__SBUSCFG = 32'hE0002090;
parameter val_usb0__SBUSCFG = 32'h00000003;
parameter mask_usb0__SBUSCFG = 32'h00000007;

parameter usb0__CAPLENGTH_HCIVERSION = 32'hE0002100;
parameter val_usb0__CAPLENGTH_HCIVERSION = 32'h01000040;
parameter mask_usb0__CAPLENGTH_HCIVERSION = 32'hFFFFFFFF;

parameter usb0__HCSPARAMS = 32'hE0002104;
parameter val_usb0__HCSPARAMS = 32'h00010011;
parameter mask_usb0__HCSPARAMS = 32'h0FFFFFFF;

parameter usb0__HCCPARAMS = 32'hE0002108;
parameter val_usb0__HCCPARAMS = 32'h00000006;
parameter mask_usb0__HCCPARAMS = 32'h0000FFFF;

parameter usb0__DCIVERSION = 32'hE0002120;
parameter val_usb0__DCIVERSION = 32'h00000001;
parameter mask_usb0__DCIVERSION = 32'h0000FFFF;

parameter usb0__DCCPARAMS = 32'hE0002124;
parameter val_usb0__DCCPARAMS = 32'h0000018C;
parameter mask_usb0__DCCPARAMS = 32'h000001FF;

parameter usb0__USBCMD = 32'hE0002140;
parameter val_usb0__USBCMD = 32'h00000B00;
parameter mask_usb0__USBCMD = 32'h00FFFFFF;

parameter usb0__USBSTS = 32'hE0002144;
parameter val_usb0__USBSTS = 32'h00000000;
parameter mask_usb0__USBSTS = 32'h03FFFFFF;

parameter usb0__USBINTR = 32'hE0002148;
parameter val_usb0__USBINTR = 32'h00000000;
parameter mask_usb0__USBINTR = 32'h03FF0FFF;

parameter usb0__FRINDEX = 32'hE000214C;
parameter val_usb0__FRINDEX = 32'h00000000;
parameter mask_usb0__FRINDEX = 32'h00003FFF;

parameter usb0__PERIODICLISTBASE_DEVICEADDR = 32'hE0002154;
parameter val_usb0__PERIODICLISTBASE_DEVICEADDR = 32'h00000000;
parameter mask_usb0__PERIODICLISTBASE_DEVICEADDR = 32'hFFFFFFFF;

parameter usb0__ASYNCLISTADDR_ENDPOINTLISTADDR = 32'hE0002158;
parameter val_usb0__ASYNCLISTADDR_ENDPOINTLISTADDR = 32'h00000000;
parameter mask_usb0__ASYNCLISTADDR_ENDPOINTLISTADDR = 32'hFFFFFFFF;

parameter usb0__TTCTRL = 32'hE000215C;
parameter val_usb0__TTCTRL = 32'h00000000;
parameter mask_usb0__TTCTRL = 32'hFFFFFFFF;

parameter usb0__BURSTSIZE = 32'hE0002160;
parameter val_usb0__BURSTSIZE = 32'h00001010;
parameter mask_usb0__BURSTSIZE = 32'h0001FFFF;

parameter usb0__TXFILLTUNING = 32'hE0002164;
parameter val_usb0__TXFILLTUNING = 32'h00020000;
parameter mask_usb0__TXFILLTUNING = 32'h003FFFFF;

parameter usb0__TXTTFILLTUNING = 32'hE0002168;
parameter val_usb0__TXTTFILLTUNING = 32'h00000000;
parameter mask_usb0__TXTTFILLTUNING = 32'h00001FFF;

parameter usb0__IC_USB = 32'hE000216C;
parameter val_usb0__IC_USB = 32'h00000000;
parameter mask_usb0__IC_USB = 32'hFFFFFFFF;

parameter usb0__ULPI_VIEWPORT = 32'hE0002170;
parameter val_usb0__ULPI_VIEWPORT = 32'h00000000;
parameter mask_usb0__ULPI_VIEWPORT = 32'hFFFFFFFF;

parameter usb0__ENDPTNAK = 32'hE0002178;
parameter val_usb0__ENDPTNAK = 32'h00000000;
parameter mask_usb0__ENDPTNAK = 32'hFFFFFFFF;

parameter usb0__ENDPTNAKEN = 32'hE000217C;
parameter val_usb0__ENDPTNAKEN = 32'h00000000;
parameter mask_usb0__ENDPTNAKEN = 32'hFFFFFFFF;

parameter usb0__CONFIGFLAG = 32'hE0002180;
parameter val_usb0__CONFIGFLAG = 32'h00000001;
parameter mask_usb0__CONFIGFLAG = 32'hFFFFFFFF;

parameter usb0__PORTSC1 = 32'hE0002184;
parameter val_usb0__PORTSC1 = 32'h00000000;
parameter mask_usb0__PORTSC1 = 32'hFFFFFFFF;

parameter usb0__OTGSC = 32'hE00021A4;
parameter val_usb0__OTGSC = 32'h00000020;
parameter mask_usb0__OTGSC = 32'hFFFFFFFF;

parameter usb0__USBMODE = 32'hE00021A8;
parameter val_usb0__USBMODE = 32'h00000000;
parameter mask_usb0__USBMODE = 32'h0000FFFF;

parameter usb0__ENDPTSETUPSTAT = 32'hE00021AC;
parameter val_usb0__ENDPTSETUPSTAT = 32'h00000000;
parameter mask_usb0__ENDPTSETUPSTAT = 32'h0000FFFF;

parameter usb0__ENDPTPRIME = 32'hE00021B0;
parameter val_usb0__ENDPTPRIME = 32'h00000000;
parameter mask_usb0__ENDPTPRIME = 32'hFFFFFFFF;

parameter usb0__ENDPTFLUSH = 32'hE00021B4;
parameter val_usb0__ENDPTFLUSH = 32'h00000000;
parameter mask_usb0__ENDPTFLUSH = 32'hFFFFFFFF;

parameter usb0__ENDPTSTAT = 32'hE00021B8;
parameter val_usb0__ENDPTSTAT = 32'h00000000;
parameter mask_usb0__ENDPTSTAT = 32'hFFFFFFFF;

parameter usb0__ENDPTCOMPLETE = 32'hE00021BC;
parameter val_usb0__ENDPTCOMPLETE = 32'h00000000;
parameter mask_usb0__ENDPTCOMPLETE = 32'hFFFFFFFF;

parameter usb0__ENDPTCTRL0 = 32'hE00021C0;
parameter val_usb0__ENDPTCTRL0 = 32'h00800080;
parameter mask_usb0__ENDPTCTRL0 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL1 = 32'hE00021C4;
parameter val_usb0__ENDPTCTRL1 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL1 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL2 = 32'hE00021C8;
parameter val_usb0__ENDPTCTRL2 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL2 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL3 = 32'hE00021CC;
parameter val_usb0__ENDPTCTRL3 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL3 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL4 = 32'hE00021D0;
parameter val_usb0__ENDPTCTRL4 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL4 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL5 = 32'hE00021D4;
parameter val_usb0__ENDPTCTRL5 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL5 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL6 = 32'hE00021D8;
parameter val_usb0__ENDPTCTRL6 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL6 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL7 = 32'hE00021DC;
parameter val_usb0__ENDPTCTRL7 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL7 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL8 = 32'hE00021E0;
parameter val_usb0__ENDPTCTRL8 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL8 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL9 = 32'hE00021E4;
parameter val_usb0__ENDPTCTRL9 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL9 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL10 = 32'hE00021E8;
parameter val_usb0__ENDPTCTRL10 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL10 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL11 = 32'hE00021EC;
parameter val_usb0__ENDPTCTRL11 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL11 = 32'h00FFFFFF;

parameter usb0__ENDPTCTRL12 = 32'hE00021F0;
parameter val_usb0__ENDPTCTRL12 = 32'h00000000;
parameter mask_usb0__ENDPTCTRL12 = 32'h00FFFFFF;


// ************************************************************
//   Module usb1 usb
//   doc version: 1.3
// ************************************************************

// ADDRESS  DEVFALUE   MASK       NAME
parameter usb1__ID = 32'hE0003000;
parameter val_usb1__ID = 32'hE441FA05;
parameter mask_usb1__ID = 32'hFFFFFFFF;

parameter usb1__HWGENERAL = 32'hE0003004;
parameter val_usb1__HWGENERAL = 32'h00000083;
parameter mask_usb1__HWGENERAL = 32'h00000FFF;

parameter usb1__HWHOST = 32'hE0003008;
parameter val_usb1__HWHOST = 32'h10020001;
parameter mask_usb1__HWHOST = 32'hFFFFFFFF;

parameter usb1__HWDEVICE = 32'hE000300C;
parameter val_usb1__HWDEVICE = 32'h00000019;
parameter mask_usb1__HWDEVICE = 32'h0000003F;

parameter usb1__HWTXBUF = 32'hE0003010;
parameter val_usb1__HWTXBUF = 32'h80060A10;
parameter mask_usb1__HWTXBUF = 32'hFFFFFFFF;

parameter usb1__HWRXBUF = 32'hE0003014;
parameter val_usb1__HWRXBUF = 32'h00000A10;
parameter mask_usb1__HWRXBUF = 32'hFF00FFFF;

parameter usb1__GPTIMER0LD = 32'hE0003080;
parameter val_usb1__GPTIMER0LD = 32'h00000000;
parameter mask_usb1__GPTIMER0LD = 32'h00FFFFFF;

parameter usb1__GPTIMER0CTRL = 32'hE0003084;
parameter val_usb1__GPTIMER0CTRL = 32'h00000000;
parameter mask_usb1__GPTIMER0CTRL = 32'hFFFFFFFF;

parameter usb1__GPTIMER1LD = 32'hE0003088;
parameter val_usb1__GPTIMER1LD = 32'h00000000;
parameter mask_usb1__GPTIMER1LD = 32'h00FFFFFF;

parameter usb1__GPTIMER1CTRL = 32'hE000308C;
parameter val_usb1__GPTIMER1CTRL = 32'h00000000;
parameter mask_usb1__GPTIMER1CTRL = 32'hFFFFFFFF;

parameter usb1__SBUSCFG = 32'hE0003090;
parameter val_usb1__SBUSCFG = 32'h00000003;
parameter mask_usb1__SBUSCFG = 32'h00000007;

parameter usb1__CAPLENGTH_HCIVERSION = 32'hE0003100;
parameter val_usb1__CAPLENGTH_HCIVERSION = 32'h01000040;
parameter mask_usb1__CAPLENGTH_HCIVERSION = 32'hFFFFFFFF;

parameter usb1__HCSPARAMS = 32'hE0003104;
parameter val_usb1__HCSPARAMS = 32'h00010011;
parameter mask_usb1__HCSPARAMS = 32'h0FFFFFFF;

parameter usb1__HCCPARAMS = 32'hE0003108;
parameter val_usb1__HCCPARAMS = 32'h00000006;
parameter mask_usb1__HCCPARAMS = 32'h0000FFFF;

parameter usb1__DCIVERSION = 32'hE0003120;
parameter val_usb1__DCIVERSION = 32'h00000001;
parameter mask_usb1__DCIVERSION = 32'h0000FFFF;

parameter usb1__DCCPARAMS = 32'hE0003124;
parameter val_usb1__DCCPARAMS = 32'h0000018C;
parameter mask_usb1__DCCPARAMS = 32'h000001FF;

parameter usb1__USBCMD = 32'hE0003140;
parameter val_usb1__USBCMD = 32'h00000B00;
parameter mask_usb1__USBCMD = 32'h00FFFFFF;

parameter usb1__USBSTS = 32'hE0003144;
parameter val_usb1__USBSTS = 32'h00000000;
parameter mask_usb1__USBSTS = 32'h03FFFFFF;

parameter usb1__USBINTR = 32'hE0003148;
parameter val_usb1__USBINTR = 32'h00000000;
parameter mask_usb1__USBINTR = 32'h03FF0FFF;

parameter usb1__FRINDEX = 32'hE000314C;
parameter val_usb1__FRINDEX = 32'h00000000;
parameter mask_usb1__FRINDEX = 32'h00003FFF;

parameter usb1__PERIODICLISTBASE_DEVICEADDR = 32'hE0003154;
parameter val_usb1__PERIODICLISTBASE_DEVICEADDR = 32'h00000000;
parameter mask_usb1__PERIODICLISTBASE_DEVICEADDR = 32'hFFFFFFFF;

parameter usb1__ASYNCLISTADDR_ENDPOINTLISTADDR = 32'hE0003158;
parameter val_usb1__ASYNCLISTADDR_ENDPOINTLISTADDR = 32'h00000000;
parameter mask_usb1__ASYNCLISTADDR_ENDPOINTLISTADDR = 32'hFFFFFFFF;

parameter usb1__TTCTRL = 32'hE000315C;
parameter val_usb1__TTCTRL = 32'h00000000;
parameter mask_usb1__TTCTRL = 32'hFFFFFFFF;

parameter usb1__BURSTSIZE = 32'hE0003160;
parameter val_usb1__BURSTSIZE = 32'h00001010;
parameter mask_usb1__BURSTSIZE = 32'h0001FFFF;

parameter usb1__TXFILLTUNING = 32'hE0003164;
parameter val_usb1__TXFILLTUNING = 32'h00020000;
parameter mask_usb1__TXFILLTUNING = 32'h003FFFFF;

parameter usb1__TXTTFILLTUNING = 32'hE0003168;
parameter val_usb1__TXTTFILLTUNING = 32'h00000000;
parameter mask_usb1__TXTTFILLTUNING = 32'h00001FFF;

parameter usb1__IC_USB = 32'hE000316C;
parameter val_usb1__IC_USB = 32'h00000000;
parameter mask_usb1__IC_USB = 32'hFFFFFFFF;

parameter usb1__ULPI_VIEWPORT = 32'hE0003170;
parameter val_usb1__ULPI_VIEWPORT = 32'h00000000;
parameter mask_usb1__ULPI_VIEWPORT = 32'hFFFFFFFF;

parameter usb1__ENDPTNAK = 32'hE0003178;
parameter val_usb1__ENDPTNAK = 32'h00000000;
parameter mask_usb1__ENDPTNAK = 32'hFFFFFFFF;

parameter usb1__ENDPTNAKEN = 32'hE000317C;
parameter val_usb1__ENDPTNAKEN = 32'h00000000;
parameter mask_usb1__ENDPTNAKEN = 32'hFFFFFFFF;

parameter usb1__CONFIGFLAG = 32'hE0003180;
parameter val_usb1__CONFIGFLAG = 32'h00000001;
parameter mask_usb1__CONFIGFLAG = 32'hFFFFFFFF;

parameter usb1__PORTSC1 = 32'hE0003184;
parameter val_usb1__PORTSC1 = 32'h00000000;
parameter mask_usb1__PORTSC1 = 32'hFFFFFFFF;

parameter usb1__OTGSC = 32'hE00031A4;
parameter val_usb1__OTGSC = 32'h00000020;
parameter mask_usb1__OTGSC = 32'hFFFFFFFF;

parameter usb1__USBMODE = 32'hE00031A8;
parameter val_usb1__USBMODE = 32'h00000000;
parameter mask_usb1__USBMODE = 32'h0000FFFF;

parameter usb1__ENDPTSETUPSTAT = 32'hE00031AC;
parameter val_usb1__ENDPTSETUPSTAT = 32'h00000000;
parameter mask_usb1__ENDPTSETUPSTAT = 32'h0000FFFF;

parameter usb1__ENDPTPRIME = 32'hE00031B0;
parameter val_usb1__ENDPTPRIME = 32'h00000000;
parameter mask_usb1__ENDPTPRIME = 32'hFFFFFFFF;

parameter usb1__ENDPTFLUSH = 32'hE00031B4;
parameter val_usb1__ENDPTFLUSH = 32'h00000000;
parameter mask_usb1__ENDPTFLUSH = 32'hFFFFFFFF;

parameter usb1__ENDPTSTAT = 32'hE00031B8;
parameter val_usb1__ENDPTSTAT = 32'h00000000;
parameter mask_usb1__ENDPTSTAT = 32'hFFFFFFFF;

parameter usb1__ENDPTCOMPLETE = 32'hE00031BC;
parameter val_usb1__ENDPTCOMPLETE = 32'h00000000;
parameter mask_usb1__ENDPTCOMPLETE = 32'hFFFFFFFF;

parameter usb1__ENDPTCTRL0 = 32'hE00031C0;
parameter val_usb1__ENDPTCTRL0 = 32'h00800080;
parameter mask_usb1__ENDPTCTRL0 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL1 = 32'hE00031C4;
parameter val_usb1__ENDPTCTRL1 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL1 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL2 = 32'hE00031C8;
parameter val_usb1__ENDPTCTRL2 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL2 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL3 = 32'hE00031CC;
parameter val_usb1__ENDPTCTRL3 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL3 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL4 = 32'hE00031D0;
parameter val_usb1__ENDPTCTRL4 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL4 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL5 = 32'hE00031D4;
parameter val_usb1__ENDPTCTRL5 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL5 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL6 = 32'hE00031D8;
parameter val_usb1__ENDPTCTRL6 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL6 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL7 = 32'hE00031DC;
parameter val_usb1__ENDPTCTRL7 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL7 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL8 = 32'hE00031E0;
parameter val_usb1__ENDPTCTRL8 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL8 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL9 = 32'hE00031E4;
parameter val_usb1__ENDPTCTRL9 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL9 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL10 = 32'hE00031E8;
parameter val_usb1__ENDPTCTRL10 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL10 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL11 = 32'hE00031EC;
parameter val_usb1__ENDPTCTRL11 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL11 = 32'h00FFFFFF;

parameter usb1__ENDPTCTRL12 = 32'hE00031F0;
parameter val_usb1__ENDPTCTRL12 = 32'h00000000;
parameter mask_usb1__ENDPTCTRL12 = 32'h00FFFFFF;
